特許
J-GLOBAL ID：202103011011289951
プログラム可能積和アレイハードウェア
発明者：
,
出願人/特許権者：
代理人 (4件)：
稲葉 良幸
, 大貫 敏史
, 江口 昭彦
, 内藤 和彦
公報種別：公表公報
出願番号（国際出願番号）：特願2020-533000
公開番号（公開出願番号）：特表2021-507385
出願日： 2018年12月21日
公開日（公表日）： 2021年02月22日
要約：
オペランドを受信するように構成されたN個の加算器及びN個の乗算器を含むデータアーキテクチャを含む集積回路。データアーキテクチャは、データアーキテクチャのN個の乗算器とN個の加算器との間のデータフローを選択するための命令を受信する。選択データフローは以下を含む:(1)積和演算モードを提供するためにN個の乗算器及びN個の加算器を使用する第1のデータフロー、又は(2)乗算低減モードを提供する第2のデータフロー。
請求項（抜粋）：
オペランドを受信するように構成されたN個の加算器及びN個の乗算器を含むデータアーキテクチャ上で行われる機能を規定する方法であって、
前記データアーキテクチャが乗算低減モード又は積和演算モードのうちの1つにおいて動作するための命令を受信することと、
前記データアーキテクチャの前記N個の乗算器と前記N個の加算器のうちの少なくともいくつかとの間のデータフローを前記命令に基づき選択すること、を含む方法。
IPC (3件)：
G06F 17/10
, G06F 7/575
, G06N 3/063
G06F17/10 S
, G06F7/575
, G06N3/063
5B056AA01
, 5B056BB71
, 5B056FF01
, 5B056FF02
