ナノワイヤ又はナノシートトランジスタデバイスのトランジスタ遅延を制御する方法

発明者： , ,
出願人/特許権者： ,
代理人 (3件)：伊東忠重 , 伊東忠彦 , 宮崎修
公報種別：公表公報
出願番号（国際出願番号）：特願2020-548890
公開番号（公開出願番号）：特表2021-506141
出願日： 2018年12月03日
公開日（公表日）： 2021年02月18日
要約：

半導体デバイスを製造する方法は、基板を用意することであり、該基板は、初期体積の第1のチャネル材料を含んだ、第1のゲートオールアラウンド(GAA)トランジスタのチャネルを形成するための第1の積層フィン構造と、初期体積の第2のチャネル材料を含んだ、第2のGAAトランジスタのチャネルを形成するための第2の積層フィン構造とを含む、用意することと、初期体積の第2のチャネル材料を、初期体積の第1のチャネル材料に対して、第1のGAAトランジスタの遅延に対応する所定量だけ縮小させることと、第1のチャネル材料及び第2のチャネル材料の周囲にそれぞれ第1及び第2のGAAゲート構造を形成することと、を含む。

請求項（抜粋）：

半導体デバイスを製造する方法であって、基板を用意し、該基板は、第1のゲートオールアラウンド(GAA)トランジスタのチャネルを形成するための第1の積層フィン構造であって、当該第1の積層フィン構造の側面に第1のチャネル材料及び第1の犠牲材料が露出されるように、第1の犠牲材料の上部と下部との間に設けられた初期体積の第1のチャネル材料を有する第1の積層フィン構造と、第2のGAAトランジスタのチャネルを形成するための第2の積層フィン構造であって、当該第2の積層フィン構造の側面に第2のチャネル材料及び第2の犠牲材料が露出されるように、第2の犠牲材料の上部と下部との間に設けられた初期体積の第2のチャネル材料を有する第2の積層フィン構造と、を有し、前記初期体積の前記第2のチャネル材料を、前記初期体積の前記第1のチャネル材料に対して、前記第1のGAAトランジスタの遅延に対応する所定量だけ縮小させ、そして、前記第1のチャネル材料及び前記第2のチャネル材料の周囲にそれぞれ第1及び第2のGAAゲート構造を形成する、ことを有する方法。

IPC (7件)：

H01L 21/823 , H01L 27/088 , H01L 21/336 , H01L 29/78 , H01L 27/092 , H01L 29/786 , H01L 29/06

FI (9件)：

H01L27/088 B , H01L29/78 301H , H01L27/092 A , H01L27/092 C , H01L27/092 G , H01L27/088 E , H01L29/78 618C , H01L29/78 618E , H01L29/06 601N

Fターム (50件)：

5F048AA01 , 5F048AB03 , 5F048AC03 , 5F048BA01 , 5F048BA14 , 5F048BB09 , 5F048BB11 , 5F048BB14 , 5F048BB19 , 5F048BD01 , 5F048BD10 , 5F048BG13 , 5F048CB01 , 5F048CB02 , 5F110AA01 , 5F110AA04 , 5F110BB04 , 5F110BB11 , 5F110CC10 , 5F110DD05 , 5F110EE02 , 5F110EE22 , 5F110FF01 , 5F110FF12 , 5F110GG02 , 5F110GG03 , 5F110GG19 , 5F110GG22 , 5F110QQ01 , 5F110QQ05 , 5F110QQ08 , 5F110QQ19 , 5F140AB03 , 5F140AB05 , 5F140AC11 , 5F140AC33 , 5F140AC36 , 5F140BA01 , 5F140BA05 , 5F140BB01 , 5F140BB06 , 5F140BB19 , 5F140BC01 , 5F140BC15 , 5F140BD11 , 5F140BE09 , 5F140BF01 , 5F140BF05 , 5F140CB04 , 5F140CE07

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