特許

J-GLOBAL ID：202103011034562043

半導体装置

発明者： 岡 幹生
出願人/特許権者： ソニーセミコンダクタソリューションズ株式会社
代理人 (1件)： 特許業務法人つばさ国際特許事務所
公報種別：再公表公報
出願番号（国際出願番号）：JP2018046922
公開番号（公開出願番号）：WO2019-138828
出願日： 2018年12月20日
公開日（公表日）： 2019年07月18日
要約：

本開示の半導体装置は、半導体基板の第1のアクティブ領域において第1の方向に延伸し、第1のアクティブ領域を第1の領域および第2の領域に区分する第1の主線部と、第1の領域において第1の主線部から第1の方向と交差する第2の方向に延伸し、第1の領域を第1のサブ領域および第2のサブ領域を含む複数のサブ領域に区分する1または複数の第1の副線部とを有する第1のゲート電極と、第1の端子と、半導体基板の第1のサブ領域に接続された第2の端子とを有し、第1の抵抗状態または第2の抵抗状態をとりうる第1の記憶素子と、第1の端子と、半導体基板の第2のサブ領域に接続された第2の端子とを有し、第1の抵抗状態または第2の抵抗状態をとりうる第2の記憶素子とを備える。

請求項（抜粋）：

半導体基板の第1のアクティブ領域において第1の方向に延伸し、前記第1のアクティブ領域を第1の領域および第2の領域に区分する第1の主線部と、前記第1の領域において前記第1の主線部から前記第1の方向と交差する第2の方向に延伸し、前記第1の領域を第1のサブ領域および第2のサブ領域を含む複数のサブ領域に区分する1または複数の第1の副線部とを有する第1のゲート電極と、 第1の端子と、前記半導体基板の前記第1のサブ領域に接続された第2の端子とを有し、第1の抵抗状態または第2の抵抗状態をとりうる第1の記憶素子と、 第1の端子と、前記半導体基板の前記第2のサブ領域に接続された第2の端子とを有し、前記第1の抵抗状態または前記第2の抵抗状態をとりうる第2の記憶素子と を備えた半導体装置。

IPC (4件)：

H01L 21/823 ,  H01L 27/105 ,  H01L 43/08 ,  G11C 11/16

FI (3件)：

H01L27/105 447 ,  H01L43/08 Z ,  G11C11/16 240

Fターム (23件)：

4M119AA06 ,  4M119AA15 ,  4M119BB01 ,  4M119CC05 ,  4M119DD02 ,  4M119DD17 ,  4M119DD26 ,  4M119DD32 ,  4M119DD43 ,  4M119DD48 ,  4M119EE23 ,  4M119EE28 ,  4M119FF05 ,  4M119FF06 ,  4M119FF13 ,  4M119GG01 ,  4M119GG02 ,  4M119HH01 ,  4M119HH04 ,  5F092AC12 ,  5F092BB21 ,  5F092BB29 ,  5F092BB41