特許

J-GLOBAL ID：202103014691831487

重複ビットを使用する数値の冗長表現

発明者： バージェス、ニール ,  ルッツ、デイヴィッド レイモンド ,  ハインズ、クリストファー ニール
出願人/特許権者： エイアールエム リミテッド
代理人 (1件)： 特許業務法人浅村特許事務所
公報種別：特許公報
出願番号（国際出願番号）：特願2018-522717
特許番号：特許第6803381号
出願日： 2016年05月25日
請求項（抜粋）：

【請求項1】 M>P>Nとして、複数のNビット部分を使用してPビット数値を表す冗長表現を有するMビットデータ値を処理する処理回路を含む装置であって、 V<Nとして、前記処理回路が、アンカー値に基づいて前記冗長表現の各Nビット部分のビットの有効桁を識別するように構成され、少なくとも2つの隣接するNビット部分のグループ内で、当該グループの下位Nビット部分の複数の重複ビットが、当該グループの少なくとも1つの上位Nビット部分の複数の最下位ビットと同じ有効桁を有し、 前記処理回路が、複数の独立したNビット演算を並列に実行する複数の演算回路ユニットを含み、各Nビット演算が、前記冗長表現を有するMビット結果値の対応するNビット部分を生成するために、前記冗長表現を有する少なくとも2つのMビットオペランド値の対応するNビット部分の関数を計算することを含み、 前記アンカー値がプログラム可能であり、 前記処理装置は、前記アンカー値に基づいて、前記Mビット結果値を計算するための有効桁の範囲を制限するように構成されている、 装置。

IPC (2件)：

G06F 7/487 ( 200 6.01) ,  G06F 7/575 ( 200 6.01)

FI (2件)：

G06F 7/487 ,  G06F 7/575

引用特許：

審査官引用 (1件)

• 浮動小数点ユニットにおけるオーバーシフトの高速検出のためのメカニズム
  公報種別：公表公報   出願番号：特願2012-500839   出願人：アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド

引用文献：

審査官引用 (1件)

• "Fast Exact Summation Using Small and Large Superaccumulators"