特許

J-GLOBAL ID：202103019312508560

半導体記憶装置

発明者： 吉岡 浩
出願人/特許権者： 富士通セミコンダクターメモリソリューション株式会社
代理人 (2件)： 特許業務法人扶桑国際特許事務所 ,  伊東 忠重
公報種別：公開公報
出願番号（国際出願番号）：特願2019-190225
公開番号（公開出願番号）：特開2021-064428
出願日： 2019年10月17日
公開日（公表日）： 2021年04月22日
要約：

【課題】データ判定エラーの発生を抑制する。【解決手段】プリセンスアンプ12a1〜12anのそれぞれは、リード時に第1の論理値と第2の論理値のデータを保持するメモリセル11a1〜11amに接続されたビット線11b1,11b2または、第1の論理値または第2の論理値のデータを保持するメモリセル11b11〜11bm(n-2)の何れかに接続されるビット線11b3〜11bnのうちの1つの電位に基づいて、電源電圧VDDを抵抗分圧した出力電位を発生する。ツインセンスアンプ13a1〜13a(n-2)のそれぞれは、リード時にビット線11b1,11b2の電位に基づいて発生される出力電位である2つの参照電位と、ビット線11b3〜11bnの何れかの電位に基づいて発生される出力電位であるデータ電位と、に基づいてデータ判定結果D1〜D(n-2)を出力する。【選択図】図1

請求項（抜粋）：

第1の論理値と第2の論理値のデータを保持する第1のメモリセルと、前記第1の論理値または前記第2の論理値のデータを保持する複数の第2のメモリセルと、前記第1のメモリセルに接続される2つの第1のビット線と、それぞれが前記複数の第2のメモリセルの何れかに接続される複数の第2のビット線と、を有するメモリセルアレイと、 それぞれが、リード時に前記2つの第1のビット線または前記複数の第2のビット線のうちの1つの電位に基づいて、電源電圧を抵抗分圧した出力電位を発生する複数のプリセンスアンプと、 それぞれが、リード時に前記2つの第1のビット線の電位に基づいて発生される前記出力電位である2つの参照電位と、前記複数の第2のビット線の何れかの電位に基づいて発生される前記出力電位であるデータ電位と、に基づいてデータ判定結果を出力する複数のツインセンスアンプと、 を有する半導体記憶装置。

IPC (1件)：

G11C 11/22

FI (5件)：

G11C11/22 232 ,  G11C11/22 110 ,  G11C11/22 230 ,  G11C11/22 212 ,  G11C11/22 234