ゲートレベル診断ツールを用いたトランジスタレベル故障診断法の開発

実施期間：2007 - 2007
実施機関 (1件)：
研究代表者： ( , 大学院理工学研究科, 助教授 )
研究概要：

これまでに、チップの診断手法として、トランジスタレベルのシミュレーションツールを用いる手法、および異常電流を検出する手法が提案されている。しかし、今後、益々複雑化・微細化の進むVLSIに対しては、これらの診断手法では膨大な実行時間が必要となってしまう。この課題を解決するために、本研究では、既存のゲートレベルのシミュレーションツールを用いて、トランジスタレベル相当の故障診断を可能とする、VLSI用の細部欠陥診断アルゴリズムの確立を目指す。

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研究制度：＞＞＞＞
研究所管機関：

国立研究開発法人科学技術振興機構

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