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J-GLOBAL ID：202202220001727539   整理番号：22A1016795

パイプラインADCにおけるステージ間利得非線形性のディジタルバックグラウンドキャリブレーション技術

A digital background calibration technique for interstage gain nonlinearity in pipelined ADCs

著者 (4件)： Ding Bowen (Dept. of Information Science and Engineering, Southeast University) ,  Miao Peng (Dept. of Information Science and Engineering, Southeast University) ,  Li Fei (Dept. of Information Science and Engineering, Southeast University) ,  Gu Weiqi (Dept. of Information Science and Engineering, Southeast University)
資料名： IEICE Electronics Express (Web)  (IEICE Electronics Express (Web))
巻： 19  号： 4  ページ： 20210571(J-STAGE)  発行年： 2022年 
JST資料番号： U0039A  ISSN： 1349-2543  資料種別： 逐次刊行物 (A)
記事区分： 短報  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 本論文では,高速パイプラインアナログディジタル変換器(ADCs)におけるステージ間利得誤差と非線形性に起因する変換誤差をキャリブレーションするために,複数のディザを意図的に利用するディジタルバックグラウンド技術について報告した。2つの独立,ゼロ平均擬似ランダム信号を,これらの誤差を推定するために交互に多重ディジタルアナログ変換器(MDAC)に注入した。最小二乗(LMS)アルゴリズムを採用して,キャリブレーションパラメータを迅速に位置決めし,追跡した。低利得増幅器を用いたMurmannとBoser[1],Keaneら[2]とNan Sun[3]によって記述された同様の,40nm CMOS技術における800MSps12ビットパイプラインADCに対してシミュレーション結果を示した。キャリブレーションにより,信号対雑音比(SNDR)とスプリアスフリーダイナミックレンジ(SFDR)は,それぞれ32.74dBと43.61dBから70.54dBと89.8dBに改善された。提案したキャリブレーション技術は,単純な実装,任意の振幅擬似ランダム信号,およびADCの入力信号に関する制限がないという利点を有する。(翻訳著者抄録)

シソーラス用語： *キャリブレーション ,  *AD変換器 ,  *誤差 ,  利得 ,  ディザー ,  バックグラウンド ,  最小二乗法 ,  SN比 ,  DA変換器 ,  ダイナミックレンジ
準シソーラス用語： *ADC【変換器】 ,  スプリアスフリーダイナミックレンジ ,  ディジタルアナログ変換器 ,  *ディジタルキャリブレーション ,  パイプラインADC ,  信号対雑音比 ,  *利得誤差

著者キーワード (4件)： ディジタルバックグラウンドキャリブレーション ,  利得非線形性 ,  擬似ランダム信号 ,  パイプライン化ADC

分類 (1件)： AD・DA変換回路  (NC05080M)

引用文献 (30件)：

• [1] B. Murmann and B.E. Boser: “A 12-bit 75-MS/s pipelined ADC using open-loop residue amplification,” IEEE J. Solid-State Circuits 38 (2003) 2040 (DOI: 10.1109/JSSC.2003.819167).
• [2] J.P. Keane, et al.: “Background interstage gain calibration technique for pipelined ADCs,” IEEE Trans. Circuits Syst. I, Reg. Papers 52 (2005) 32 (DOI: 10.1109/TCSI.2004.839534).
• [3] N. Sun: “Exploiting process variation and noise in comparators to calibrate interstage gain nonlinearity in pipelined ADCs,” IEEE Trans. Circuits Syst. I, Reg. Papers 59 (2012) 685 (DOI: 10.1109/TCSI.2011.2169854).
• [4] B.D. Sahoo and B. Razavi: “A 12-bit 200-MHz CMOS ADC,” IEEE J. Solid-State Circuits 44 (2009) 2366 (DOI: 10.1109/JSSC.2009.2024809).
• [5] B.D. Sahoo and B. Razavi: “A 10-b 1-GHz 33-mW CMOS ADC,” IEEE J. Solid-State Circuits 48 (2013) 1442 (DOI: 10.1109/JSSC.2013.2252518).

タイトルに関連する用語 (4件)： パイプラインADC ,  ステージ ,  利得 ,  非線形性