文献

J-GLOBAL ID：202202221377108809   整理番号：22A0930302

HLS開発者のためのHiPR高速,インクリメンタルカスタム部分再構成【JST・京大機械翻訳】

HiPR Fast, Incremental Custom Partial Reconfiguration for HLS Developers

著者 (2件)： Xiao Yuanlong (University of Pennsylvania, Philadelphia, PA, USA) ,  DeHon Andre (University of Pennsylvania, Philadelphia, PA, USA)
資料名： ACM Proceedings  (ACM Proceedings)
号： FPGA ’22  ページ： 155  発行年： 2022年 
JST資料番号： D0698C  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 高レベル合成は,低レベル回路設計を抽象化し,符号化生産性を改善する。しかし,FPGAアクセラレータの開発と精密化を中断する既に遅い編集-コンパイル-デバッグループを消去する編集時間も延長する。部分再構成技法は,編集タスクのサイズを縮小し並列化することにより,編集時間を減少させることができる。しかし,部分再構成可能領域を定義することは,エキスパートレイアウトレベル知識も必要とし,HLSが引き付けようとする高レベル開発者にアクセスできない。上記の問題に対処するために,HLSとPRの間のギャップを埋めるフレームワークであるHiPRを提案した。HiPRにより,ユーザは,詳細な低レベル制約を考慮しない部分再構成として,C/C++関数(Verilogモジュールよりも)を定義することができる。HiPRはPRフロアプランを自動化し,ユーザーがCレベルPR機能に対する弾性資源要求を後でさらに調整するのを可能にする。Rosetta Benchmarkのフルセットをマッピングすることにより,HiPRは数秒以内に適切なフロアプラン解を発見でき,後のチューニングのためにオーバレイを生成することを示した。重要なことに,増分編集時間は,性能損失なしで3~10Xによって加速することができた。Please refer to this article’s citation page on the publisher website for specific rights information. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 時間 ,  自動化 ,  データ処理システム ,  弾性 ,  モジュール ,  回路設計 ,  同調 ,  *再構成 ,  *フロアプラン ,  ハードウェア記述言語 ,  FPGA ,  C++言語 ,  フレームワーク【ソフトウェア開発】
準シソーラス用語： Verilog ,  再構成可能性 ,  アクセラレータ ,  *部分再構成 ,  コンパイル , 【Automatic Indexing@JST】

著者キーワード (4件)： コンパイル時間 ,  fpga ,  高位合成 ,  部分再構成

分類 (5件)： オペレーティングシステム  (JD03020J) ,  計算機システム開発  (JD02010R) ,  ディジタル計算機方式一般  (JC02010O) ,  言語プロセッサ  (JD03040F) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (3件)： HLS ,  開発 ,  部分再構成