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J-GLOBAL ID：202202221558551237   整理番号：22A1164971

電力効率の良い位相同期ループアーキテクチャのための遅延フリップフロップに基づく位相周波数検出器【JST・京大機械翻訳】

Delay Flip Flop based Phase Frequency Detector for Power Efficient Phase Locked Loop Architecture

著者 (5件)： Nagarajan P. (Rajalakshmi Institute of Technology,Department of CCE,Chennai,Tamilnadu,India) ,  Kumar N. Ashok (Sree Vidyanikethan Engineering College,Department of ECE,Andhra Pradhesh,India) ,  Arockia Dhanraj Joshuva (Hindustan Institute of Technology and Science,Department of Mechanical Engineering,Padur, Chennai,Tamil Nadu,India) ,  Kumar T. Senthil (GRT Institute of Engineering and Technology,Department of ECE,Tiruttani,Tamilnadu,India) ,  Sundari L Mohana (Saveetha Engineering College,Department of ECE,Chennai,Tamilnadu,India)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2022  号： ICEARS  ページ： 410-414  発行年： 2022年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 位相周波数検出器は,位相ロックループ(PLL)アーキテクチャのための基本的ビルディングブロックの1つである。電力効率的遅延フリップフロップベースの位相周波数検出器トポロジーを,2つの並列クロックラッチを用いて,ツインラッチ並列パラダイム法に従って提案する。回路のラッチングセクションを構築するために,トランジスタとスピルト経路技術の数を減らすことのような電力低減技術を導入して,それはそれぞれ動的電力と短絡電力消費の減少に導いた。ツインラッチパラダイム法は,クロック信号の正および負のエッジ到着における入力データのサンプリングにより,速度に関してシステムの性能を改善する。提案したトポロジーをMICROWIND EDAツールに実装し,0.12μm CMOSプロセス技術の下で回路をシミュレートすることにより評価した。シミュレーションは,提案した設計が,従来の位相周波数検出器と比較して,28.57%から33.82%まで,電力エネルギー製品(PEP)を0.6%から2.5%に,電力面積製品(PAP)を10.66%から12.6%に改善すると推論する。Copyright 2022 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 位相幾何学 ,  トランジスタ ,  *電力 ,  電力消費 ,  *位相同期ループ ,  *双安定回路 ,  *位相 ,  検出器 ,  同期信号 ,  *計算機アーキテクチャ ,  *電力効率 ,  CMOS
準シソーラス用語： ビルディングブロック ,  電力低減 , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (7件)： 電力効率 ,  位相同期ループ ,  アーキテクチャ ,  遅延 ,  フリップフロップ ,  位相 ,  検出器