文献

J-GLOBAL ID：202202229440808809   整理番号：22A0430467

ペアワイズUrdhava-Tiryagbhyam(UT)Vedic3元乗算器【JST・京大機械翻訳】

Pair-Wise Urdhava-Tiryagbhyam (UT) Vedic Ternary multiplier

著者 (3件)： Saha Aloke (Department of ECE, Dr. B. C. Roy Engineering College, Durgapur, India) ,  Singh Rakesh Kumar (Department of ECE, Dr. B. C. Roy Engineering College, Durgapur, India) ,  Pal Dipankar (Department of EEE & EI, BITS-Pilani, K. K. Birla Goa-Campus, India)
資料名： Microelectronics Journal  (Microelectronics Journal)
巻： 119  ページ： Null  発行年： 2022年 
JST資料番号： A0186A  ISSN： 0026-2692  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： イギリス (GBR)  言語： 英語 (EN)

抄録/ポイント： 乗算器は,ほとんどのディジタル計算のための中心ビルディングブロックとして作用し,従って,ディジタル処理システムにおける速度-電力信頼性の改善において,主要な意義と懸念がある。現代の洗練されたコンピューティングシステムのための高分解能は,大きな相互接続-オーバーヘッド,信頼性-issと市場-関連性のために,質問マークの下でバイナリ(ベース-2)乗算器を入れた。三元(ベース-3)数によるディジタル乗算は,二値ベース乗算に関連した前述の欠点を効果的に減らすことができる。本研究では,Pair-Wise戦略と波動パイプライン化によるVedic Urdhva-Tiryagbhyam(UT)Sutraに基づく新しい3元乗算器を紹介した。二重パストランジスタLogic(DPL)を適用して,効率的な波動パイプラインによる低電力散逸による高速三元乗算を達成するためにフロントエンド回路設計を完成させた。完全回路を,27°Cの温度で1.0V電源レール上で32nm CMOS技術で設計した。トリット入力「0」,「1」および「2」を,それぞれ0V,0.5Vおよび1.0Vで符号化した。設計を,27°Cの温度におけるすべての可能な試験パターンによる広範なT-Spiceシミュレーションを通して検証した。次に,提案した乗算器の物理設計を行い,すべての寄生によるポストレイアウトシミュレーションを行った。最近の候補設計との比較研究を提示した。最後に,提案した乗算器に対するPVT(プロセス-電圧-温度)変動の影響を調べ,記録した。Copyright 2022 Elsevier B.V., Amsterdam. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： シミュレーション ,  電圧 ,  波動 ,  計算機システム ,  信頼性 ,  電力 ,  レール ,  *乗算器 ,  相互接続 ,  *乗算 ,  テストパターン ,  高分解能 ,  CMOS
準シソーラス用語： ビルディングブロック ,  オーバヘッド , 【Automatic Indexing@JST】

著者キーワード (6件)： 遅延等化 ,  二重パストランジスタ論理(DPL) ,  ペアワイズ乗算戦略 ,  三元乗算器 ,  Vedic Urdhava Tiryagbhyam(UT) sutra ,  波動パイプライン化

分類 (1件)： 論理回路  (NC05070B)

タイトルに関連する用語 (1件)： 乗算器