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J-GLOBAL ID:202202231603605108   整理番号:22A0900978

パワー,ホールドおよびセットアップタイミング最適化のためのPUSベースのネット重みづけ機構【JST・京大機械翻訳】

A PUS based nets weighting mechanism for power, hold, and setup timing optimization
著者 (3件):
資料名:
巻: 84  ページ: 122-130  発行年: 2022年 
JST資料番号: H0891A  ISSN: 0167-9260  資料種別: 逐次刊行物 (A)
記事区分: 原著論文  発行国: オランダ (NLD)  言語: 英語 (EN)
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電力消費はVLSI設計における主要な制約となっている。かなりの電力増加は,通常,ポストCTSとポストルートステージで行われる物理的設計の保持閉鎖段階の間に見られる。Hold最適化は,バッファ挿入,セルサイジング,有用スキューまたはセル運動のようないくつかの回路レベル変化を適用することにより実行される。予備CTS段階への保持固定問題の移動は,電力節約と設計閉鎖改善のための大きな機会を提供する。本論文では,新しい電力,保持およびセットアップ駆動配置アルゴリズムを提案した。目的は,制御の下で電力消費を維持しながら,セットアップだけでなく,保持違反も低減することである。この目的は,商用電力とTiming Drient Plawork(PTDP)エンジンの重み付け機構を変えて,設定クリティカルパスにあるセルを動かすか,あるいは互いに近接する高電力ネットに接続したセルを動かすために,また,その位置が互いに遠く離れたセルを緩和し,その場所が互いに遠く離れたセルを緩和する,という重み付け方程式における電力,保持および電気設計ルール制約(eDRC)を含む。結果として,クリティカルセットアップ,電力またはeDRCネットは遅延を減らすために短縮され,クリティカルな保持ネットは遅延を追加するために延長され,従って,結果(QoR)の配置全体品質を改善する。このアプローチは,異なる顧客,サイズ,技術,および複雑性の40の工業設計に展開され,タイミング(セットアップと保持)と電力消費だけでなく,全面積と設計可燃性においても非常に良い改善を示した。タイミング利得は,TNSとTHSでそれぞれ約15%と13%であった。全電力利得は約9%で,漏れ電力で7%,動的電力で9%であった。Copyright 2022 Elsevier B.V., Amsterdam. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】
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分類 (1件):
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半導体集積回路 
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