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J-GLOBAL ID：202202233997538990   整理番号：22A0475688

論理エミュレーションのための高品質ハイパーグラフ分割【JST・京大機械翻訳】

High quality hypergraph partitioning for logic emulation

著者 (5件)： Li Benzheng (Xidian University, No. 2 South Taibai Road, Xi’an, 710071, Shaanxi, China) ,  Qi Zhongdong (Xidian University, No. 2 South Taibai Road, Xi’an, 710071, Shaanxi, China) ,  Tang Zhengguang (Xidian University, No. 2 South Taibai Road, Xi’an, 710071, Shaanxi, China) ,  He Xiyi (Xidian University, No. 2 South Taibai Road, Xi’an, 710071, Shaanxi, China) ,  You Hailong (Xidian University, No. 2 South Taibai Road, Xi’an, 710071, Shaanxi, China)
資料名： Integration. the VLSI Journal  (Integration. the VLSI Journal)
巻： 83  ページ： 67-76  発行年： 2022年 
JST資料番号： H0891A  ISSN： 0167-9260  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： オランダ (NLD)  言語： 英語 (EN)

抄録/ポイント： ハードウェアプロトタイピングとエミュレーションのための部品に大規模な設計を分割することは,集積回路設計フローのために非常に重要である。本論文では,一般フィールドプログラマブルゲートアレイ(FPGA)プロトタイピングとハードウェアエミュレーションにおける分割問題を解くための一連のアルゴリズムを示した。k-wayハイパーグラフ分割器は,マルチレベルフレームワークに基づいており,その性能は,よく知られた分割者hMetis(Karypisら,1999)とKaHyPar(Akhremtsev等,2017)と類似している。。また,その性能は,よく知られた分割者hMetis(Karypis et al.,1999)とKaHyPar(Akhremtsev et al.,2017)と類似している。このフレームワークに基づいて,論理エミュレーションシナリオから抽出した様々な目的と制約を持つ分割問題を解くいくつかのアルゴリズムを取り上げる。これらの目的と制約はFPGA資源,相互接続資源,フリップフロップ,およびクロックドメインを考慮し,FPGAプロトタイピングとハードウェアエミュレーションにおけるすべての重要因子である。ISPD98ベンチマークといくつかの産業事例を用いて,このアルゴリズムを試験した。実験結果は,著者らのアルゴリズムが種々の分割問題を解決するのに効率的で効果的であることを示している。Copyright 2022 Elsevier B.V., Amsterdam. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： アルゴリズム ,  シミュレーション ,  集積回路 ,  クロック ,  相互接続 ,  *エミュレーション ,  双安定回路 ,  ハードウェア ,  スプリッタ ,  *超グラフ ,  ベンチマーク ,  プロトタイピング ,  FPGA
準シソーラス用語： マルチレベル ,  高品質 , 【Automatic Indexing@JST】

著者キーワード (3件)： 超グラフ分割 ,  ハードウェアシミュレーション ,  FPGA

分類 (2件)： 半導体集積回路  (NC03162T) ,  集積回路一般  (NC03161C)

タイトルに関連する用語 (4件)： 論理 ,  エミュレーション ,  高品質 ,  ハイパーグラフ