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J-GLOBAL ID：202202234539780593   整理番号：22A0848557

バーニア時間-ディジタル変換器への応用による真の単相クロックDフリップフロップの改良された準安定性【JST・京大機械翻訳】

Improved Metastability of True Single-Phase Clock D-Flipflops With Applications in Vernier Time-to-Digital Converters

著者 (3件)： Parekh Parth (Department of Electrical, Computer, and Biomedical Engineering, Ryerson University, Toronto, ON, Canada) ,  Yuan Fei (Department of Electrical, Computer, and Biomedical Engineering, Ryerson University, Toronto, ON, Canada) ,  Zhou Yushi (Department of Electrical and Computer Engineering, Lakehead University, Thunder Bay, ON, Canada)
資料名： IEEE Transactions on Circuits and Systems 1: Regular Papers  (IEEE Transactions on Circuits and Systems 1: Regular Papers)
巻： 69  号： 3  ページ： 1102-1114  発行年： 2022年 
JST資料番号： C0226B  ISSN： 1549-8328  CODEN： ITCSCH  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文は,真の単相クロック(TSPC)Dフリップフロップ(DFFs)の準安定性と,Vernier時間ディジタル変換器(TDC)の分解能に及ぼすその影響を研究した。TSPC DFFsの準安定性のメカニズムを調べ,セットアップ時間と保持時間の分析式を得た。電力と遅延ペナルティなしで,セットアップ時間と保持時間をゼロに短縮できるシャントキャパシタ技術を提案した。提案技法の有効性に対するPVT(プロセス,電圧,温度)の影響をシミュレーションを用いて定量化した。TSMC130nm 1.2V CMOS技術において,非同調および調整DFFsによる右シフトおよび左シフトの両者のVernier TDCを設計し,BSIM3V3デバイスモデルによるSpectreを用いて分析した。シミュレーション結果は,調整DFFsを有するTDCsがゼロ変換誤差を楽し,一方,非同調DFFsを有する右シフトと左シフトTDCは,それぞれ1ビットと5ビット変換誤差または11%と56%の誤り率を有することを示した。Copyright 2022 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 時間 ,  シミュレーション ,  電圧 ,  電力 ,  *クロック ,  分解能 ,  同調 ,  保持時間 ,  固体素子モデル ,  誤り率 ,  有効性 ,  *単相 ,  ペナルティ ,  CMOS
準シソーラス用語： 時間ディジタル変換器 , 【Automatic Indexing@JST】

分類 (2件)： 発振回路  (NC05020Y) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (6件)： 時間-ディジタル変換器 ,  応用 ,  単相 ,  クロック ,  Dフリップフロップ ,  準安定性