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J-GLOBAL ID：202202239806653102   整理番号：22A0979552

-249.4dB FoMと-59dBc分数スパーを達成した時間モード演算ユニットに基づく2.6~4.1GHz分数NディジタルPLL【JST・京大機械翻訳】

A 2.6-to-4.1GHz Fractional-N Digital PLL Based on a Time-Mode Arithmetic Unit Achieving -249.4dB FoM and -59dBc Fractional Spurs

著者 (13件)： Gao Zhong (Delft University of Technology,Delft,The Netherlands) ,  He Jingchu (Delft University of Technology,Delft,The Netherlands) ,  Fritz Martin (Sony Europe,Stuttgart,Germany) ,  Gong Jiang (Delft University of Technology,Delft,The Netherlands) ,  Shen Yiyu (Delft University of Technology,Delft,The Netherlands) ,  Zong Zhirui (Delft University of Technology,Delft,The Netherlands) ,  Chen Peng (University College Dublin,Dublin,Ireland) ,  Spalink Gerd (Sony Europe,Stuttgart,Germany) ,  Eitel Ben (Sony Europe,Stuttgart,Germany) ,  Yamamoto Ken (Sony Semiconductor Solutions,Atsugi,Japan) ,  Staszewski Robert Bogdan (Delft University of Technology,Delft,The Netherlands) ,  Alavi Morteza S. (Delft University of Technology,Delft,The Netherlands) ,  Babaie Masoud (Delft University of Technology,Delft,The Netherlands)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2022  号： ISSCC  ページ： 380-382  発行年： 2022年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 分数NPLLでは,位相検出器(PD)の入力範囲を最小化することは有益であり,次のループ成分の雑音寄与を抑えるための良好な線形性とより高いPD利得を促進する。これは,PDの前に,周波数基準(FREF)と可変発振器クロック(CKV)エッジの間の予測瞬時時間オフセットを打ち消すことによって行うことができる。現在,2つの主な除去戦略がある。第一は,どちらの経路にもディジタルツータイム変換器(DTC)を挿入することにより,FREFとCKVを整列することである。しかし,DTC非線形性とそのPVT変動への感受性のため,PLLは大きな分数スパーに悩まされる。システムレベル技術,例えば,バックグラウンドキャリブレーション[1],供給リップル低減[2],およびDTC符号ランダム化[3]は,これらのDTC問題を部分的に軽減し,全体的システム複雑性は悪化する。第2の方法は,電圧ドメイン[4]における予測時間オフセットを変換し,消去することである。この配置はPVT変動に敏感でない。しかし,時間対電圧変換の精度は,電流源の電力消費,雑音,および線形性の間の厳密なトレードオフに依存する。本研究では,FREFとCKVの(落下)エッジと2つの連続したCKVエッジの間の時間遅延の加重和を出力する,時間モード演算ユニット(TAU)に基づく第三解を導入した。DTCベース解と比較して,出力がRC時定数の比によって単に変化するので,PVT変動に敏感でなく,従って,余分なシステム複雑性のない低い分数平準を確実にする。電圧ドメイン解と比較して,電流源の不在は,位相雑音最適化とより進んだ技術ノードへの移動に有益である。さらに,TAUは時間増幅(TA)利得を暗黙的に提供でき,従って,その後のブロックの雑音を抑圧できる。Copyright 2022 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 最適化 ,  *雑音 ,  電圧 ,  発振器 ,  変換器 ,  クロック ,  電力消費 ,  感受性 ,  線形性 ,  利得 ,  時定数 ,  位相雑音
準シソーラス用語： 位相検出器 ,  電流源 ,  複雑性 , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (5件)： FOM ,  分数 ,  スパー ,  演算ユニット ,  ディジタルPLL