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J-GLOBAL ID：202202240873869608   整理番号：22A0958662

Sim-D:ハード実時間システムのためのSIMDアクセラレータ【JST・京大機械翻訳】

Sim-D: A SIMD Accelerator for Hard Real-Time Systems

著者 (2件)： Spliet Roy (Department of Computer Science and Technology, University of Cambridge, Cambridge, U.K.) ,  Mullins Robert D. (Department of Computer Science and Technology, University of Cambridge, Cambridge, U.K.)
資料名： IEEE Transactions on Computers  (IEEE Transactions on Computers)
巻： 71  号： 4  ページ： 851-865  発行年： 2022年 
JST資料番号： C0233A  ISSN： 0018-9340  CODEN： ICTOB4  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 緊急安全クリティカルシステムは,高性能データ並列アーキテクチャを必要とし,問題的に,タイトで安全な最悪ケース実行時間を保証することができる。GPUのような既存のアーキテクチャの複雑性を考えると,タイミング解析に対する十分に正確なモデルとアルゴリズムが予見できる将来において出現することはそうではない。これは,リアルタイムデータ並列アーキテクチャを設計するためのクリーンスレートアプローチであるSim-Dに関する我々の研究を動機づける。Sim-Dは,ハードウェアにおける計算およびアクセス資源を分離することによって予測可能な実行モデルを強制する。DRAM制御装置は,全作業グループによって要求されるデータのタイルを中断しない。これは,決定論的アクセスと計算フェーズのシーケンスとして実行され,並列で2つのワークグループからスケジューリングフェーズをスケジューリングする。サイクル精度のタイミングモデルを用いた評価は,Sim-Dが2つの条件下で埋込みグレードNVIDIA TK1 GPUで性能を達成できることを示した:間接DRAM転送を大きなバッファに利用し,Sim-Dのスクラッチパッドは十分な帯域幅を与える。Sim-Dの設計は,平均で12.7パーセント以内である安全なWCET限界の導出を促進し,これは,位相のスケジューリング制限に起因する,ΔΨ~9.2パーセントの付加的平均性能ペナルティである。Copyright 2022 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： アルゴリズム ,  *時間 ,  安全性 ,  スケジューリング ,  *データ処理システム ,  モデル ,  ハードウェア ,  位相 ,  帯域幅 ,  タイミング解析 ,  DRAM ,  計算機アーキテクチャ ,  ペナルティ ,  *SIMD
準シソーラス用語： 実行時間 ,  決定論 ,  *アクセラレータ , 【Automatic Indexing@JST】

分類 (2件)： 制御方式  (JC02030K) ,  オペレーティングシステム  (JD03020J)

タイトルに関連する用語 (3件)： 実時間システム ,  SIMD ,  アクセラレータ