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J-GLOBAL ID：202202243530468517   整理番号：22A0977206

効率的な回路実装のための二値化ニューラルネットワークの論理合成【JST・京大機械翻訳】

Logic Synthesis of Binarized Neural Networks for Efficient Circuit Implementation

著者 (2件)： Chi Chia-Chih (Graduate Institute of Electronics Engineering, National Taiwan University, Taipei, Taiwan) ,  Jiang Jie-Hong R. (Department of Electrical Engineering, Graduate Institute of Electronics Engineering, National Taiwan University, Taipei, Taiwan)
資料名： IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems  (IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems)
巻： 41  号： 4  ページ： 993-1005  発行年： 2022年 
JST資料番号： B0142C  ISSN： 0278-0070  CODEN： ITCSDI  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： ニューラルネットワーク(NN)は深層学習システムにとって重要である。それらの効率的なハードウェア実装は,エッジでのアプリケーションにとって重要である。ニューロンの重みと出力が2値{-1,+1}(または{0,1}で符号化される)の二値化NN(BNN)を提案した。乗算器を必要としないので,BNNは特に魅力的であり,ハードウェア実現に適している。ほとんどの事前NN合成法は,ニューロンが負荷され,ニューロンの出力が計算される,神経処理要素(NPEs)を持つハードウェアアーキテクチャをターゲットとする。面積効率が高いが,負荷および計算方法は,エネルギーおよび性能効率を低下させる高価なメモリアクセスを必要とする。本研究では,BNN層を専用論理回路に合成することを目的とした。著者らは,BNNの面積とルーティングコストを減らすために,対応するモデル剪定問題とマトリックス被覆問題を定式化した。モデル剪定のために,著者らはBNN訓練段階で3つの戦略を提案して比較した。マトリックス被覆のために,スケーラブル論理共有アルゴリズムを提案した。これらの2つの方法を結合することによって,実験結果はFPGA実装に関する面積とネット節約に関して方法の有効性を証明した。この方法はBNNの代替実装を提供し,領域,速度,および電力トレードオフのためのNPEベース実装との組み合わせに適用できる。Copyright 2022 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： アルゴリズム ,  符号化 ,  電力 ,  ニューロン ,  被覆 ,  *ニューラルネットワーク ,  論理回路 ,  経路選定 ,  応用プログラム ,  ハードウェア ,  定式化 ,  計算機アーキテクチャ
準シソーラス用語： メモリアクセス ,  ハードウェア実装 ,  *二値化 , 【Automatic Indexing@JST】

分類 (2件)： CAD,CAM  (JE10000A) ,  集積回路一般  (NC03161C)

タイトルに関連する用語 (4件)： 回路実装 ,  二値化 ,  ニューラルネットワーク ,  論理合成