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J-GLOBAL ID：202202244865075441   整理番号：22A0963989

高位合成を用いたVVC分数内挿のFPGA実装【JST・京大機械翻訳】

FPGA Implementations of VVC Fractional Interpolation Using High-Level Synthesis

著者 (3件)： Hamzaoglu Ilker (Electronics Engineering, Sabanci University,Tuzla,Istanbul,Turkey,34956) ,  Mahdavi Hossein (Electronics Engineering, Sabanci University,Tuzla,Istanbul,Turkey,34956) ,  Taskin Elif (Electronics Engineering, Sabanci University,Tuzla,Istanbul,Turkey,34956)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2022  号： ICCE  ページ： 1-6  発行年： 2022年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,文献における高レベル合成(HLS)ツールを用いたVersaileビデオ符号化(VVC)分数補間アルゴリズムの最初のFPGA実装を提案した。3つの異なるC++符号を開発した。それらは,それぞれ乗算演算,加算とシフト操作,および乗数なし定数乗算アルゴリズムで一定の乗算を実行する。これらのC++コードをXilinx Vivad HLSツールを用いて合成する。最良の提案HLS実装は,第1に62のフルHD(19201080)ビデオフレームを処理できる。それは,より大きな領域のコストで手動VVC分数補間ハードウェア実装より高い性能を持っている。Copyright 2022 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： アルゴリズム ,  *内挿法 ,  乗算 ,  C++言語
準シソーラス用語： ビデオ符号化 ,  高位合成 ,  ハードウェア実装 ,  *FPGA実装 , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (4件)： 高位合成 ,  分数 ,  内挿 ,  FPGA実装