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J-GLOBAL ID：202202246699949534   整理番号：22A0681483

オンチップネットワークのための効率的なDVS方式【JST・京大機械翻訳】

An efficient DVS scheme for on-chip networks

著者 (6件)： Sadrosadati Mohammad (School of Computer Science, Institute for Research in Fundamental Sciences (IPM), Tehran, Iran) ,  Mirhosseini Amirhossein (Department of Electrical Engineering and Computer Science, University of Michigan, Ann Arbor, MI, United States) ,  Akbarzadeh Negar (Department of Computer Engineering, Sharif University of Technology, Tehran, Iran) ,  Aghilinasab Homa (School of Computer Science, Institute for Research in Fundamental Sciences (IPM), Tehran, Iran) ,  Sarbazi-Azad Hamid (School of Computer Science, Institute for Research in Fundamental Sciences (IPM), Tehran, Iran) ,  Sarbazi-Azad Hamid (Department of Computer Engineering, Sharif University of Technology, Tehran, Iran)
資料名： Advances in Computers  (Advances in Computers)
巻： 124  ページ： 21-43  発行年： 2022年 
JST資料番号： A0009A  ISSN： 0065-2458  CODEN： ADCOA  資料種別： 逐次刊行物 (A)
記事区分： 短報  発行国： オランダ (NLD)  言語： 英語 (EN)

抄録/ポイント： ネットワークオンチップ(NoC)は,マルチプロセッサの全電力のかなりの部分を消費する。静的および動的電力消費を減少できる動的電圧スケーリング(DVS)は,NoCに広く適用されている。しかし,事前DVSスキームは通常,電源電圧が縮小されたとき,NoCがより低いクロック周波数で動作するので,NoCに大幅な性能オーバヘッドを課す。この章では,性能オーバヘッドのないNoCのための新しいDVS方式を提案した。利用可能なVCの総数と比較して,各サイクルにおいてアクティブな割当要求を持つ仮想チャネル(VC)がほとんどないとき,電力消費を低減する。異なるスラック時間で複数の待ち時間を可能にするために,新しい再構成可能アービレーション論理を提案した。この方法では,ルータのより低い供給電圧を採用し,従って電力消費を低減するため,スラック時間を増加させる。提案手法は,性能劣化なしに,ベースラインアーキテクチャよりも45.7%まで電力を低減できることを示した。Copyright 2022 Elsevier B.V., Amsterdam. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 時間 ,  電圧 ,  *電力 ,  電力消費 ,  マルチプロセッサシステム ,  周波数 ,  待ち時間 ,  基準線 ,  スケーリング【計数】 ,  計算機アーキテクチャ
準シソーラス用語： 供給電圧 ,  電源電圧 ,  クロック周波数 ,  仮想チャネル ,  再構成可能性 ,  オーバヘッド ,  *ネットワークオンチップ ,  動的電圧スケーリング , 【Automatic Indexing@JST】

著者キーワード (3件)： ネットワークオンチップ ,  電力 ,  動的電圧スケーリング

分類 (2件)： 半導体集積回路  (NC03162T) ,  汎用演算制御装置  (JC04020N)

タイトルに関連する用語 (2件)： オンチップネットワーク ,  DVS