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J-GLOBAL ID：202202248433126324   整理番号：22A0442627

再利用可能なコンパレータアーキテクチャを持つ13.8pJ/convステップバイナリサーチADC【JST・京大機械翻訳】

A 13.8pJ/conv-step binary search ADC with reusable comparator architecture

著者 (6件)： Dipti (ECE Department, Indian Institute of Information Technology, Allahabad, India) ,  Singh Sajai Vir (ECE Department, Jaypee Institute of Information Technology, Noida, India) ,  Kumawat Tushar (ECE Department, Indian Institute of Information Technology, Allahabad, India) ,  Bekal Anush (ECE Department, Sahyadri College of Engineering & Management , Mangalore, India) ,  Misra Prasanna Kumar (ECE Department, Indian Institute of Information Technology, Allahabad, India) ,  Goswami Manish (ECE Department, Indian Institute of Information Technology, Allahabad, India)
資料名： AEUe  (AEUe)
巻： 144  ページ： Null  発行年： 2022年 
JST資料番号： A0447A  ISSN： 1434-8411  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： ドイツ (DEU)  言語： 英語 (EN)

抄録/ポイント： 本論文は,二重活性化再利用可能なコンパレータ方法論を用いた「N/2」コンパレータのみを用いたディジタル変換器(ADC)に対するNビットバイナリ探索(BS)アナログの設計を短くする。スマートスイッチングネットワークを挿入することによって,4つのコンパレータを2回活性化して,提案した8ビットADCのために8ビット出力パターンを作り出すために再利用した。これに加え,非同期モードを,電力消費を最適化するために逐次法におけるコンパレータの活性化のために採用した。提案したADCは1.8Vの電源電圧で20.4mWの電力を散逸し,123.15MSPSの変換率,45.1dBのSNR,52.7dBcのSFDRおよび13.8pJ/対流ステップのWalden性能指数(FOM)を達成した。Copyright 2022 Elsevier B.V., Amsterdam. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： SN比 ,  最適化 ,  対流 ,  電力 ,  逐次近似 ,  電力消費 ,  交換網 ,  アナログ系 ,  コンパレータ ,  再利用 ,  *計算機アーキテクチャ ,  *二分探索 ,  AD変換器
準シソーラス用語： 電源電圧 ,  SFDR , 【Automatic Indexing@JST】

著者キーワード (4件)： アナログディジタル変換器(ADC) ,  信号対雑音比(SNR) ,  バイナリサーチ(BS)ADC ,  非同期

分類 (4件)： その他の電子回路  (NC05090X) ,  移動通信  (ND08030H) ,  増幅回路  (NC05040U) ,  AD・DA変換回路  (NC05080M)

タイトルに関連する用語 (4件)： コンパレータ ,  アーキテクチャ ,  バイナリサーチ ,  ADC