164MB/s書込みスループットと2.4Gb/sインタフェイスを持つ1Tb 3b/セル8世代3D-NANDフラッシュメモリ【JST・京大機械翻訳】

Kim Moosung; Yun Sung Won; Park Jungjune; Park Hyun Kook; Lee Jungyu; Kim Yeong Seon; Na Daehoon; Choi Sara; Song Youngsun; Lee Jonghoon; Yoon Hyunjun; Lee Kangbin; Jeong Byunghoon; Kim Sanglok; Park Junhong; Lee Cheon An; Lee Jaeyun; Lee Jisang; Chun Jin Young; Jang Joonsuc; Yang Younghwi; Moon Seung Hyun; Choi Myunghoon; Kim Wontae; Kim Jungsoo; Yoon Seokmin; Kwak Pansuk; Lee Myunghun; Song Raehyun; Kim Sunghoon; Yoon Chiweon; Kang Dongku; Lee Jin-Yub; Song Jaihyuk

文献

J-GLOBAL ID：202202249396678504 整理番号：22A0979498

164MB/s書込みスループットと2.4Gb/sインタフェイスを持つ1Tb 3b/セル8世代3D-NANDフラッシュメモリ【JST・京大機械翻訳】

A 1Tb 3b/Cell 8th-Generation 3D-NAND Flash Memory with 164MB/s Write Throughput and a 2.4Gb/s Interface

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資料名：
巻： 2022 号： ISSCC ページ： 136-137 発行年： 2022年
JST資料番号： W2441A 資料種別：会議録 (C)
記事区分：原著論文発行国：アメリカ合衆国 (USA) 言語：英語 (EN)

データサイズは指数的に増加するので,より小さなセルサイズとより高い界面速度を有する高密度NANDの需要も増加した。しかし,WL積層層数の増加は,より小さいセンシング回路サイズとより小さなWLからWL間隔をもたらし,それは固有トランジスタ変動とセル間干渉を増加させる。システム性能を維持しながら,良好な密度を達成する一つの方法は,セルアレイアーキテクチャの下で回路でより多くの多重平面演算をサポートすることであり,それはノイズ電力の増加につながる。さらに,2.4Gb/sを達成するために,I/O回路は,より低い電力消費を達成しながら,より速い速度をサポートする必要がある。本論文は,オフセットキャンセルセンシングラッチ(OCSL)方式,四群干渉フリー読取(Q-IFR)方式,および共通ソースライン(CSL)雑音追跡方式を提示して,前述の課題を解決する。高速I/O帯域幅に関して,受信機回路と内部基準電圧発生器も提案し,I/O速度を増加させ,待機電力消費を低減し,チップが可能になったとき,沈降時間を低減した。Copyright 2022 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

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図形・画像処理一般

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