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J-GLOBAL ID：202202249519988589   整理番号：22A1101613

AMPS:高性能ディジタル回路のための自動化メソクロナスパイプラインスケジューラと設計空間探索器【JST・京大機械翻訳】

AMPS: An Automated Mesochronous Pipeline Scheduler and Design Space Explorer for High Performance Digital Circuits

著者 (4件)： Ayatollahi Fateme Sadat (Department of Computer Engineering, Shahed University, Tehran, Iran) ,  Ghaznavi-Ghoushchi M. B. (Department of Electrical Engineering, Shahed University, Tehran, Iran) ,  Mohammadzadeh Naser (Department of Computer Engineering, Shahed University, Tehran, Iran) ,  Ghamkhari Seyedeh Fatemeh (Department of Electrical Engineering, Shahed University, Tehran, Iran)
資料名： IEEE Transactions on Circuits and Systems 1: Regular Papers  (IEEE Transactions on Circuits and Systems 1: Regular Papers)
巻： 69  号： 4  ページ： 1681-1692  発行年： 2022年 
JST資料番号： C0226B  ISSN： 1549-8328  CODEN： ITCSCH  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 中年代パイプライン(MP)では,クロック周期は,すべてのステージの最大/最小遅延の間の差の最大である。この値はメモリ素子間の最大遅延よりも少なく,MPは従来のパイプライン(CP)よりも速く動作している。MPの完全な利点を取るために,本論文では,高性能ディジタル回路のための自動化メソクローナルパイプラインスケジュール(AMPS)を提案し,ステージの最大遅延差を変えて得られたレジスタ割当手順によって生成されたすべての許容分割オプションを提供した。これにより,所望の仕様に基づいて,AMPSによって生成された設計空間から選択できる設計者が可能になった。従来のMPとは異なり,AMPSは同期器とゲートのタイミング特性を抽出するために自動化スクリプトを利用した。これにより,設計者が待ち時間,電力,および周波数の間のトレードオフを探索することができる。このツールセットを評価するために,4ビットの2元配置(BCD)加算器,4ビットALU,およびISCAS85とISCAS89ベンチマークからの1組の回路を考慮した8ビットCarry Increment Adder(CIA)を考察した。全回路レベルシミュレーションを65nm CMOS標準技術ノードで行った。AMPSは,従来のパイプライン方式と比較して,約127.94%(平均)の最良解に対する周波数を改善する。Copyright 2022 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： *自動化 ,  電力 ,  クロック ,  記憶素子 ,  加算器 ,  遅れ ,  平均値 ,  待ち時間 ,  ベンチマーク ,  *ディジタル回路 ,  CMOS
準シソーラス用語： *設計空間 ,  スクリプト ,  レジスタ割当 , 【Automatic Indexing@JST】

分類 (1件)： 半導体集積回路  (NC03162T)

タイトルに関連する用語 (5件)： AMPS ,  高性能 ,  ディジタル回路 ,  自動化 ,  設計空間探索