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J-GLOBAL ID：202202251718668973   整理番号：22A0977397

効率的な最終レベルキャッシュ設計のためのCNFETにおけるプロセス変動の処理【JST・京大機械翻訳】

Taming Process Variations in CNFET for Efficient Last-Level Cache Design

著者 (7件)： Xu Dawen (School of Microelectronics, Hefei University of Technology, Hefei, Anhui, China) ,  Feng Zhuangyu (School of Microelectronics, Hefei University of Technology, Hefei, Anhui, China) ,  Liu Cheng (State Key Laboratory of Computer Architecture (SKLCA), Institute of Computing Technology, Chinese Academy of Sciences, Beijing, China) ,  Li Li (School of Microelectronics, Hefei University of Technology, Hefei, Anhui, China) ,  Wang Ying (State Key Laboratory of Computer Architecture (SKLCA), Institute of Computing Technology, Chinese Academy of Sciences, Beijing, China) ,  Li Huawei (State Key Laboratory of Computer Architecture (SKLCA), Institute of Computing Technology, Chinese Academy of Sciences, Beijing, China) ,  Li Xiaowei (State Key Laboratory of Computer Architecture (SKLCA), Institute of Computing Technology, Chinese Academy of Sciences, Beijing, China)
資料名： IEEE Transactions on Very Large Scale Integration (VLSI) Systems  (IEEE Transactions on Very Large Scale Integration (VLSI) Systems)
巻： 30  号： 4  ページ： 418-431  発行年： 2022年 
JST資料番号： W0516A  ISSN： 1063-8210  CODEN： ITCOB4  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： カーボンナノチューブ電界効果トランジスタ(CNFET)は,はるかに高い速度とエネルギー効率のためのCMOSトランジスタの有望な代替として現れ,それは,特に,エネルギーハンガリー最終レベルキャッシュ(LLC)の構築に適している。しかし,不完全な製作によって引き起こされるCNFETにおけるプロセス変動(PV)は,大きなタイミング変動をもたらし,最悪ケースタイミングは,LLC運転速度を劇的に制限する。特に,CNFETベースのキャッシュ待ち時間分布がLLCレイアウトに密接に関連していることを観測した。キャッシュ方法方向とキャッシュセット方向へ整列するCNT成長方向を持つ2つの典型的LLCレイアウトのために,著者らは,頻繁に使用されるデータのために低待ち時間キャッシュを可能にするように,データシャッフリングとページマッピングのような対応するキャッシュ最適化と組み合わせた,変化意識集合配列(VASA)キャッシュと変動意識方法(VAWA)キャッシュを提案した。著者らの実験によれば,最適化LLCは,それぞれ,2つの異なるCNFETレイアウトのベースライン設計と比較して,平均アクセス待ち時間を32%と45%低減し,一方,全体の性能を6%と9%改善し,エネルギー消費を,それぞれ4%と8%減少させた。さらに,統一モデルで考慮されたアーキテクチャ誘起待ち時間変動とPV発生待ち時間変化の両方により,CNFETベースNUCAに対するVAWAとVASAキャッシュ設計を拡張し,提案したNUCAは,直接変化意識NUCAと比較して,顕著な性能改善と省エネルギーの両方を達成した。Copyright 2022 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 最適化 ,  変動 ,  走行速度 ,  *キャッシュメモリ ,  統一模型 ,  省エネルギー ,  待ち時間 ,  エネルギー消費 ,  基準線 ,  計算機アーキテクチャ ,  エネルギー効率
準シソーラス用語： *プロセス変動 , 【Automatic Indexing@JST】

分類 (1件)： トランジスタ  (NC03070N)

タイトルに関連する用語 (4件)： キャッシュ ,  設計 ,  CNFET ,  プロセス変動