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J-GLOBAL ID：202202258067917304   整理番号：22A0802938

二重同調DCOと二重同調制御アルゴリズムによる0.001mm[数式:原文を参照]11.2.32-[数式:原文を参照]W全ディジタルPLL【JST・京大機械翻訳】

A 0.001-mm[Formula : see text] 112.32-[Formula : see text]W All-Digital PLL with Dual-Tuned DCO and Dual-Tuned Control Algorithm

著者 (3件)： Zhang Peiyong (Institute of VLSI Design, Zhejiang University, Hangzhou, Zhejiang, China) ,  Su Yuquan (Institute of VLSI Design, Zhejiang University, Hangzhou, Zhejiang, China) ,  Yang Yiwei (China Southern Power Grid South Electric Power Research Institute, Guangzhou, China)
資料名： Circuits, Systems, and Signal Processing  (Circuits, Systems, and Signal Processing)
巻： 41  号： 3  ページ： 1563-1576  発行年： 2022年 
JST資料番号： H0430B  ISSN： 0278-081X  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： ドイツ (DEU)  言語： 英語 (EN)

抄録/ポイント： 本論文では,システムオンチップ(SoC)アプリケーションのための超低電力消費と超小面積全ディジタル位相同期ループ(ADPLL)について述べた。ADPLLでは,二重同調ディジタル制御発振器(DCO)と二重同調同期アルゴリズムを示した。提案したDCOは,粗同調ステージと微調整ステージを有するディジタルツーアナログ変換器(DAC)制御アレイから成る。DACアレイのための異なる制御コードは,状況に応じて,粗いチューニング符号または微調整コードとして使用することができる。全体の回路は,デジタル設計フローによって,自動的に位置および経路(P&R)であった。55nm標準CMOSプロセスで製作したこのADPLLは34[数式:原文を参照]m[数式:原文を参照]24[数式:原文を参照]mコア領域のみを占め,著者の最良の知識はこれまでに発表された最小位相同期ループである。実験結果は,全体のシステムの高速同期プロセスを示した。3GHzのDCO周波数において,電力消費は1.0V電源電圧で112.32[数式:原文を参照]Wであり,そして,二乗平均平方根ジッタは,100MHzのプリディバイダ出力周波数において14.4psであった。Copyright The Author(s), under exclusive licence to Springer Science+Business Media, LLC, part of Springer Nature 2021 Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： *アルゴリズム ,  電力消費 ,  位相同期ループ ,  *同調 ,  面積 ,  ジッタ ,  応用プログラム ,  実効値 ,  ディジタル方式 ,  半導体プロセス
準シソーラス用語： CMOSプロセス ,  システムオンチップ ,  電源電圧 ,  低電力化 ,  超低消費電力 ,  ADPLL , 【Automatic Indexing@JST】

著者キーワード (4件)： ADPLL ,  SoC ,  低電力 ,  DCO

分類 (2件)： 発振回路  (NC05020Y) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (6件)： 同調 ,  DCO ,  制御アルゴリズム ,  数式 ,  参照 ,  ディジタルPLL