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J-GLOBAL ID：202202258233455211   整理番号：22A0630805

サブサンプリングDLLを用いた低ジッタサブサンプリングPLL【JST・京大機械翻訳】

A Low-Jitter Sub-Sampling PLL With a Sub-Sampling DLL

著者 (3件)： Qian Yuan Cheng (Graduate Institute of Electronics Engineering and the Department of Electrical Engineering, National Taiwan University, Taipei, Taiwan) ,  Chao Yen Yu (Graduate Institute of Electronics Engineering and the Department of Electrical Engineering, National Taiwan University, Taipei, Taiwan) ,  Liu Shen Iuan (Graduate Institute of Electronics Engineering and the Department of Electrical Engineering, National Taiwan University, Taipei, Taiwan)
資料名： IEEE Transactions on Circuits and Systems 2: Express Briefs  (IEEE Transactions on Circuits and Systems 2: Express Briefs)
巻： 69  号： 2  ページ： 269-273  発行年： 2022年 
JST資料番号： W0347A  ISSN： 1549-7747  CODEN： ITCSFK  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： サブサンプリング遅延同期ループを有するサブサンプリング位相同期ループ(SSPLL)を提示して,ループ帯域幅を拡張し,低ジッタを達成した。落下エッジ調整ループを,出力クロックの1つ上昇で基準クロックの落下エッジを整列させるために追加した。提案したSSPLLは0.18μmCMOSプロセスで実現され,その有効面積は0.185mm2である。2.2GHzの出力周波数において,提案したSSPLLは,44の分割比で,100kHzおよび4MHzオフセット周波数において,それぞれ,-111.83dBc/Hzおよび-116.41dBc/Hzの帯域内位相雑音を達成した。10kHzから100MHzまで積分したその二乗平均平方根ジッタは655fsであった。測定した参照スパーは-50.3dBcであった。Copyright 2022 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： クロック ,  位相同期ループ ,  *信号標本化 ,  *ジッタ ,  帯域幅 ,  実効値 ,  周波数帯 ,  位相雑音
準シソーラス用語： DLL【通信】 ,  *サブサンプリング ,  *低ジッタ ,  基準クロック , 【Automatic Indexing@JST】

分類 (2件)： AD・DA変換回路  (NC05080M) ,  信号理論  (ND02020G)

タイトルに関連する用語 (4件)： サブサンプリング ,  DLL ,  低ジッタ ,  PLL