CMOS-Under-the-Arrayを用いた読取のための4独立Planesによる177-Tier技術上の1Tb密度4b/セル3D-NANDフラッシュ【JST・京大機械翻訳】

Pekny Ted; Vu Luyen; Tsai Jeff; Srinivasan Dheeraj; Yu Erwin; Pabustan Jonathan; Xu Joe; Deshmukh Srinivas; Chan Kim-Fung; Piccardi Michael; Xu Kevin; Wang Guan; Shakeri Kaveh; Patel Vipul; Iwasaki Tomoko; Wang Tongji; Musunuri Padma; Gu Carl; Mohammadzadeh Ali; Ghalam Ali; Moschiano Violante; Vali Tommaso; Park Jaekwan; Lee June; Ghodsi Ramin

文献

J-GLOBAL ID：202202258395619033 整理番号：22A0979405

CMOS-Under-the-Arrayを用いた読取のための4独立Planesによる177-Tier技術上の1Tb密度4b/セル3D-NANDフラッシュ【JST・京大機械翻訳】

A 1-Tb Density 4b/Cell 3D-NAND Flash on 176-Tier Technology with 4-Independent Planes for Read using CMOS-Under-the-Array

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資料名：
巻： 2022 号： ISSCC ページ： 1-3 発行年： 2022年
JST資料番号： W2441A 資料種別：会議録 (C)
記事区分：原著論文発行国：アメリカ合衆国 (USA) 言語：英語 (EN)

14.7Gb/mm2ビット密度の176段技術に関する1Tb4b/セル3D-NAND-Flashメモリを示した。ダイは16KBページサイズを持つ多平面演算のための4平面アーキテクチャを用いて組織化される。14平面アーキテクチャは,ダイサイズを増加させることなく,プログラムと読取スループットの両方を改善する。アレイ(CuA)技術の下で5世代CMOSを用いてアレイの下で周辺回路とページバッファを配置した。ランダム読取性能を改善するために,4つの独立した多平面ページ読取アドレスを可能にする読取同時性特徴を持つ高速読取を提供した。4b/セル能力は,負の領域における拡張ウィンドウの負電圧と正のSRCバイアスを用いて到達し,その両方は拡張信頼性を助長した。プログラミング操作は16-16プログラミングアルゴリズムに基づいている。I/O移動速度はONFl4.2において1600MT/sであった。3D-NANDフラッシュ技術は,その性能と信頼性において著しく改善され,高密度4b/セル(QLC)デバイスの設計を可能にした。Copyright 2022 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

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符号理論 , 専用演算制御装置 , 医用画像処理 , NMR一般 , 図形・画像処理一般

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