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J-GLOBAL ID：202202262977279544   整理番号：22A0967573

複雑なSoCのスマート検証のためのハイブリッド学習シナリオ経路選択と抽象化フレームワーク【JST・京大機械翻訳】

Hybrid learning scenario path selection and abstraction framework for smart verification of complex SoCs

著者 (3件)： Sharma Gaurav (Department of Computer Science, Banasthali Vidyapith, Jaipur, India) ,  Bhargava Lava (Malaviya National Institute of Technology Jaipur, Jaipur, India) ,  Kumar Vinod (NXP Semiconductors, Noida, Uttar Pradesh, India)
資料名： Journal of Supercomputing  (Journal of Supercomputing)
巻： 78  号： 5  ページ： 6207-6233  発行年： 2022年 
JST資料番号： T0418A  ISSN： 0920-8542  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： ドイツ (DEU)  言語： 英語 (EN)

抄録/ポイント： ユニバーサル検証方法論(UVM)テストベンチは,検証(DUV)の下で設計にアクセスするためにバスインタフェイスを利用し,制約ランダムアクセスを用いてレジスタを登録する。UVMテストベンチはクロスプラットフォーム再利用可能な検証を行うことができない。Alone UVMライブラリーは,交差プラットフォーム移動に対して非効率的であり,個々のCパッケージモジュールは,より低い機能的被覆率でコーナーケースを誤っていやすい。したがって,従来のUVMテストベンチは,ターゲット特異的実装のためのC試験モジュールを必要とする。本研究は,ハイブリッドUVM-Cテストベンチアーキテクチャの実装をターゲットとし,より高い統合における自動生存者経路生成を潜在的に実装する。本論文は,UVM-Cテストベンチモデルを提案して,交差プラットフォーム通信による設計およびレジスタのための再利用可能なテストケースを創造することができた。新しい自動化は,入力パラメータの抽出を助け,スクリプトベースの自動カバーグループと基本的なアサーションを実装し,機能的カバレッジを推進する。提案したUVM-Cモデル実装は,最先端のシステムVerilogおよびUVM検証方法論と比較して,処理時間,モジュール捕捉値およびシミュレーション時間を低減する。この方法は,システムVerilogと比較して,処理時間とシミュレーション時間を16.41%と15.23%改善し,一方,改善は,UVMから7.89%と7.44%であった。また,本研究は,唯一の従来のUVMテストベンチと比較して,テストベンチラン当たり11モジュールの平均シミュレーション例値改善を提供した。Copyright The Author(s), under exclusive licence to Springer Science+Business Media, LLC, part of Springer Nature 2021 Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： シミュレーション ,  自動化 ,  加工時間 ,  検査 ,  データベース ,  被覆 ,  レジスタ ,  *経路選定 ,  捕獲 ,  通信 ,  モデル ,  ハードウェア記述言語 ,  *検証
準シソーラス用語： Verilog ,  テストベンチ ,  テストケース ,  スクリプト , 【Automatic Indexing@JST】

著者キーワード (5件)： UVM ,  テストケース ,  経路選択 ,  レジスタデータベース ,  被覆閉鎖

分類 (4件)： 集積回路一般  (NC03161C) ,  CAD,CAM  (JE10000A) ,  固体デバイス計測・試験・信頼性  (NC03040G) ,  計算機シミュレーション  (JE11000H)

タイトルに関連する用語 (7件)： SOC ,  検証 ,  ハイブリッド学習 ,  シナリオ ,  経路選択 ,  抽象化 ,  フレームワーク