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J-GLOBAL ID：202202263651134109   整理番号：22A0474273

FPGA上のMontgomeryモジュラ乗算器の効率的実装【JST・京大機械翻訳】

Efficient implementation of Montgomery modular multiplier on FPGA

著者 (6件)： Abd-Elkader Ahmed A.H. (Qussier Telecom, Telecom Egypt, Red Sea, Egypt) ,  Rashdan Mostafa (College of Engineering and Technology, American University of the Middle East, Kuwait) ,  Rashdan Mostafa (Faculty of Energy Engineering Aswan University, Aswan, Egypt) ,  Hasaneen El-Sayed A.M. (Faculty of Engineering Aswan University, Aswan, Egypt) ,  Hamed Hesham F.A. (Faculty of Engineering Minia University, Minia, Egypt) ,  Hamed Hesham F.A. (Faculty of Engineering, Egyptian-Russian University, Cairo, Egypt)
資料名： Computers and Electrical Engineering  (Computers and Electrical Engineering)
巻： 97  ページ： Null  発行年： 2022年 
JST資料番号： D0546B  ISSN： 0045-7906  CODEN： CPEEBQ  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： オランダ (NLD)  言語： 英語 (EN)

抄録/ポイント： 組込みデバイスにおける最近の開発は,コンパクトな暗号モジュールを用いたシステムの需要を強化した。大きい弾性率によるモジュール乗算は,多くの公開鍵暗号における中心手順である。FPGAハードウェアアーキテクチャの創造的構造を記述し,2つの整数のモジュール乗算を計算した。提案した設計は,性能を高め,面積コストを低減するためのより効率的な方法で,Montgomery Modular Multiplier(MMM)のハードウェア構造を強化した。提案した設計をVHDLで符号化し,Nexys-3ボード上でリアルタイムに実装した。提案した256ビットと1024ビットモジュール乗算器をVirtex-6 FPGAに実装する合成結果は,計算時間1.79μsと20.53μsで,1104LUTsと4450LUTsを占め,それぞれ143.82MHzと49MHzで動作する。他の関連するFPGA実装と比較して,提案した設計は,ビット長(AT/b)あたり,より良い効率とより低いエリア時間を有するより少ないFPGA資源を使用する。Copyright 2022 Elsevier B.V., Amsterdam. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 弾性係数 ,  *乗算器 ,  *乗算 ,  ハードウェア ,  計算機アーキテクチャ ,  公開鍵暗号 ,  VHDL ,  *FPGA
準シソーラス用語： 実時間 ,  暗号モジュール ,  FPGA実装 , 【Automatic Indexing@JST】

著者キーワード (6件)： 効率的な実装 ,  Nexys-3 ,  FPGA ,  Montgomeryモジュラ乗算 ,  AT/b ,  Virtex-6

分類 (1件)： 符号理論  (ND02030R)

タイトルに関連する用語 (3件)： FPGA ,  乗算器 ,  実装