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J-GLOBAL ID：202202264255882836   整理番号：22A1034375

モデルICパッケージのための逐次処理力学モデリング【JST・京大機械翻訳】

Sequential Processing Mechanics Modeling for a Model IC Package

著者 (2件)： Wang Jianjun (Wayne State University) ,  Liu Sheng (Wayne State University)
資料名： ASME Conference Proceedings  (ASME Conference Proceedings)
号： IMECE97  ページ： 401-410  発行年： 2022年 
JST資料番号： A0478C  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,非線形有限要素フレームワークを,電子パッケージング組立と層状製造の加工力学モデリングのために確立した。特に,典型的なICパッケージ組立中の逐次ステップをモデル化するためにトポロジー変化を考慮した。幾何学的および材料非線形性,温度依存性材料特性を考察した。同じモデルにおける異なる要素に対する異なる応力フリー温度を用いて,チップアセンブリにおける実際の製造プロセス誘起熱残留応力場をシミュレーションした。比較として,異なる処理方式に関連した,カプセル化されたICパッケージの2つのFEMモデル(プロセスモデルと非プロセスモデル)を分析した。有限要素解析から,はんだとシリコンチップ,基板とはんだの間の熱膨張係数(CTE)不整合により,カプセル封じICパッケージがこれら2つのモデルの加工後に室温まで冷却されたとき,これらの界面近傍で非常に高い応力場が存在することが分かった。しかし,Non-Processingモデルから得られたすべての界面の端部近くの応力とは対照的に,処理モデルに対応するすべての界面の端部近くの応力は,一般に非処理モデルから得られたものより高かった。特に,処理モデルから得られたシリコンチップ/はんだ界面のエッジにおけるVon Mises応力は,非処理モデルから得られたものよりほぼ50%高い。本報告で確立されたFEMフレームワークに基づく処理モデルは,チップ組立における一連の実用的製造プロセスをより現実的にシミュレートできるが,一方,250°Cから160°Cまでの冷却中の接合工程の負性により,パッケージング組立におけるプロセス誘起残留応力場の解析において,大きな誤差を,非処理モデルを用いることによって引き起こすことができた。Please refer to the publisher for the copyright holders. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 応力 ,  界面 ,  残留応力 ,  数値解析 ,  温度依存性 ,  *モデリング ,  はんだ ,  熱膨張係数 ,  生産工程 ,  半導体チップ ,  *ICパッケージ ,  応力場
準シソーラス用語： 有限要素解析 ,  有限要素 ,  プロセスモデル ,  シリコンチップ , 【Automatic Indexing@JST】

分類 (1件)： 固体デバイス材料  (NC03020K)

タイトルに関連する用語 (4件)： モデル ,  ICパッケージ ,  逐次処理 ,  力学モデリング