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J-GLOBAL ID：202202265197355873   整理番号：22A0977813

インダクタレス雑音消去CMOS LNAのための設計ウィンドウ方法論【JST・京大機械翻訳】

Design-Window Methodology for Inductorless Noise-Cancelling CMOS LNAs

著者 (4件)： Martinez-Perez Antonio D. (Group of Electronic Design (GDE), Universidad de Zaragoza, Zaragoza, Spain) ,  Aznar Francisco (Group of Electronic Design (GDE), Centro Universitario de la Defensa, Zaragoza, Spain) ,  Flandre Denis (ICTEAM Institute, UCLouvain, Louvain-la-Neuve, Belgium) ,  Celma Santiago (Group of Electronic Design (GDE), Universidad de Zaragoza, Zaragoza, Spain)
資料名： IEEE Access  (IEEE Access)
巻： 10  ページ： 29482-29492  発行年： 2022年 
JST資料番号： W2422A  ISSN： 2169-3536  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,その性能が2つのトランジスタステージの設計における厳密なバランスに依存する,インダクタレス雑音キャンセルCMOS低雑音増幅器(LNA)のための最適化方法論を提示した。2つの部品の異なる機能により,雑音キャンセル増幅器は閉形式表現または直線シミュレーションで詳細に解析することが非常に難しくなる:各セクションは,他の結果に著しく影響する。さらに,利得とカットオフ周波数のような対向仕様は,回路の2つの分岐の相互作用のため,他のグレードの複雑度を想定する。解決策として,提案した方法論は,他のものを損なうことなく仕様の異なるパラメータを最適化するために二次元空間における設計ウィンドウの可視化を用いる。すべての仕様制約を,パラメータあたり1つのグラフの代わりに単一図形で表現した。ほとんどの最適化手法と比較して,設計ウィンドウ方法論は,実現可能性を保証しないかもしれない分離設計点の代わりに設計スパンを観察する。さらに,シミュレーション駆動探索法として,それは,解析表現に含まれるが,最大効率を達成するのに重要な高次効果をもつ完全デバイスモデルから利益を得る。この方法の例として,65nm標準CMOS技術におけるよく知られたCS-CG雑音キャンセルLNAの最適化について述べた。最終レイアウト後シミュレーションは,3.7dB雑音指数,17dB利得,および7GHz以上のカットオフ周波数を有する非常に競合した結果を報告した。Copyright 2022 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 最適化 ,  *雑音 ,  シミュレーション ,  相互作用 ,  最適化手法 ,  スパン ,  雑音指数 ,  可視化 ,  固体素子モデル ,  利得 ,  二次元 ,  低雑音増幅器 ,  *雑音除去 ,  *CMOS
準シソーラス用語： 閉形式 , 【Automatic Indexing@JST】

分類 (1件)： 信号理論  (ND02020G)

タイトルに関連する用語 (6件)： 雑音消去 ,  CMOS ,  LNA ,  設計 ,  ウィンドウ ,  方法論