文献
J-GLOBAL ID：202202267173773151
整理番号：22A0884595
アドレスとタイミングの予測を分離したデータプリフェッチャ
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著者 (6件)：
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資料名：
巻：
2022
号：
ARC-248
ページ：
Vol.2022-ARC-248,No.17,1-8 (WEB ONLY)
発行年：
2022年03月03日
JST資料番号：
U0451A
資料種別：
会議録 (C)
記事区分：
原著論文
発行国：
日本 (JPN)
言語：
日本語 (JA)
抄録/ポイント：
抄録/ポイント
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プリフェッチはキャッシュミスを削減することでプロセッサの性能を向上させる技術である.既存のプリフェッチャの多くは,メモリレイテンシを隠蔽できるよう,デマンドアクセスより十分早くプリフェッチを発行することに焦点を当てていた.しかし,プリフェッチがデマンドアクセスより早すぎると,プリフェッチしたラインが利用前にキャッシュから追い出されてしまい,性能向上につなげることができない.我々は既存のプリフェッチャがそのような早すぎるプリフェッチを多く発行しており,そこに大きな性能向上の機会があることを見出した.この観察に基づき,我々はプリフェッチすべきタイミング自体をアドレス予測と分離して行うプリフェッチャT-SKIDを提案する.T-SKIDは既存のプリフェッチャのように十分早くプリフェッチを発行することに加え,必要であれば適切なタイミングまでプリフェッチの発行を遅らせることができる.SPEC CPU 2017を用いたシミュレーションによりT-SKIDを評価したところ,最新のプリフェッチャIPCPと比べてシングルコア性能で1.5%,マルチコア性能で5.6%高い性能を得た.(著者抄録)
シソーラス用語：
シソーラス用語/準シソーラス用語
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分類 (1件)：
分類
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引用文献 (20件)：
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Jouppi, N. P.: Improving Direct-mapped Cache Performance by the Addition of a Small Fully-associative Cache and Prefetch Buffers, ACM/IEEE Int. Symp. on Computer Architecture (ISCA), pp. 364-373 (1990).
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Palacharla, S. and Kessler, R. E.: Evaluating Stream Buffers As a Secondary Cache Replacement, ACM/IEEE Int. Symp. on Computer Architecture (ISCA), pp. 24-33 (1994).
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Baer, J. and Chen, T.: An effective on-chip preloading scheme to reduce data access penalty, ACM/IEEE Int. Conf. on Supercomputing (SC), pp. 176-186 (1991).
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Fu, J. W. C., Patel, J. H. and Janssens, B. L.: Stride Directed Prefetching in Scalar Processors, IEEE/ACM Int. Symp. on Microarchitecture (MICRO), pp. 102-110 (1992).
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Shevgoor, M., Koladiya, S., Balasubramonian, R., Wilkerson, C., Pugsley, S. H. and Chishti, Z.: Efficiently Prefetching Complex Address Patterns, IEEE/ACM Int. Symp. on Microarchitecture (MICRO), pp. 141-152 (2015).
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タイトルに関連する用語 (2件)：
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