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J-GLOBAL ID：202202274131236829   整理番号：22A0930298

DecGNN:CPU-FPGA異種プラットフォームへの非結合GNNモデルマッピングのためのフレームワーク【JST・京大機械翻訳】

DecGNN: A Framework for Mapping Decoupled GNN Models onto CPU-FPGA Heterogeneous Platform

著者 (3件)： Zhang Bingyi (University of Southern California, Los Angeles, CA, USA) ,  Zeng Hanqing (University of Southern California, Los Angeles, CA, USA) ,  Prasanna Viktor K. (University of Southern California, Los Angeles, CA, USA)
資料名： ACM Proceedings  (ACM Proceedings)
号： FPGA ’22  ページ： 154  発行年： 2022年 
JST資料番号： D0698C  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： ミニバッチGNN推論におけるよく知られた問題は近隣爆発である。これは,ハードウェア加速のための2つの課題をもたらした。(1)高い待ち時間と(2)低いハードウェア利用につながる低い計算対通信比をもたらす高い計算と通信コスト。これらの課題に対処するために,最近提案されたモデル深さ受容場デカップリングのGNN設計原理に従うハードウェアマッピングフレームワークを提案した。デカップルGNNは,より高い計算対通信比を持ち,従って,ハードウェア加速に適していることを示した。CPU-FPGA異種プラットフォームにデカップルGNNを効率的にマッピングするために,次のモデルアーキテクチャ共最適化を提案した。(1)モデルインスタンス化:帯域幅と計算資源に従って,著者らは高いハードウェア利用を達成するためにGNN層の数を決定する。(2)近傍選択:応用制約を満たすため,精度を犠牲にすることなくスループットを改善するために,目標頂点を取り囲む少数の重要な近傍を選択した。(3)ハードウェアマッピング:上記のモデルおよび近傍を定義して,著者らは,著者らの新規ハードウェアテンプレートに基づく加速器パラメータを決定して,GNN推論作業負荷の高速計算を可能にした。2つのモデル(GCN,グラフSAGE)を用いて,2つの最先端のFPGAプラットフォームに関するフレームワークを評価した。実験は,得られた設計が最先端のCPU-GPUプラットフォームに関する実装と比較して,高いハードウェア利用88%-94%と有意な高速化(1.1x-2.5x)を達成することを示した。Please refer to this article’s citation page on the publisher website for specific rights information. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 加速器 ,  最適化 ,  ニューラルネットワーク ,  デカップリング ,  通信 ,  ハードウェア ,  帯域幅 ,  スループット ,  待ち時間 ,  高速化 ,  高速計算 ,  *FPGA ,  *プラットフォーム【通信】
準シソーラス用語： 通信コスト ,  計算資源 , 【Automatic Indexing@JST】

著者キーワード (3件)： cpu-fpga不均一プラットフォーム ,  グラフニューラルネットワーク ,  屋根線モデル

分類 (2件)： 計算機網  (JC03000K) ,  通信網  (ND07030A)

タイトルに関連する用語 (7件)： CPU ,  FPGA ,  プラットフォーム ,  GNN ,  モデル ,  マッピング ,  フレームワーク