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J-GLOBAL ID：202202276671261984   整理番号：22A1086932

低電力アナログ加速器のためのシナプスパストランジスタの幾何学的最適化規則【JST・京大機械翻訳】

A Geometrical Optimization Rule of the Synaptic Pass-Transistor for a Low Power Analog Accelerator

著者 (4件)： Cha Danyoung (Department of Electronics Engineering, Pusan National University, Pusan, South Korea) ,  Kang Yeonsu (Department of Electronics Engineering, Pusan National University, Pusan, South Korea) ,  Lee Soobin (Department of Electronics Engineering, Pusan National University, Pusan, South Korea) ,  Lee Sungsik (Department of Electronics Engineering, Pusan National University, Pusan, South Korea)
資料名： IEEE Access  (IEEE Access)
巻： 10  ページ： 35120-35130  発行年： 2022年 
JST資料番号： W2422A  ISSN： 2169-3536  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 低電力アナログ加速器(AA)のためのシナプスパストランジスタ(SPT)の幾何学的最適化ルールに関するシミュレーションフレームワークを提示した。ここでは,SPTは,Syn-Trのチャネル長と幅の間の幾何学的比に関して,負荷抵抗器を有する直列のシナプストランジスタ(Syn-Tr)である。負荷抵抗だけがSPTの電力消費の低減のために増加するとき,シナプス特性(例えばシナプス動的比,DR_w)は維持するのが難しい。これを克服するために,負荷抵抗のチャネル形状比およびスケーリングファクタは,等しく増加する必要があり,従って,幾何学的最適化規則である。ここでは,負荷抵抗が,シナプス完全促進と完全抑制の2つの極端なケースを考慮した幾何学的平均と等価である。提案した規則を検証するために,SPTの静的およびパルス特性のための半導体デバイスシミュレーションを行った。SPTを幾何学的最適化規則に基づいてスケーリングすると,シミュレーション結果から,DR_wを維持しながら,静的電力消費が減少することが分かった。しかし,トレードオフ関係として,雑音パワースペクトル密度は,縮尺SPTのより高い全抵抗と関連するより高い熱雑音により増加することを見出した。ここでは,単一SPTの雑音パワースペクトル密度の増加は,SPTアレイに基づくAAの性能に影響し,従って,クロスバーシミュレーションを示し,標準データセット(例えばMNIST)に対する分類精度をチェックした。Copyright 2022 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： *加速器 ,  雑音 ,  シミュレーション ,  半導体 ,  計算機シミュレーション ,  電力消費 ,  熱雑音 ,  *シナプス ,  アナログ系 ,  比率 ,  パルス特性 ,  チャネル ,  パワースペクトル密度
準シソーラス用語： チャネル長 ,  デバイスシミュレーション ,  *低電力化 , 【Automatic Indexing@JST】

分類 (2件)： AD・DA変換回路  (NC05080M) ,  音響信号処理  (BB03050C)

タイトルに関連する用語 (7件)： 低電力 ,  アナログ ,  加速器 ,  シナプス ,  パストランジスタ ,  幾何学的最適化 ,  規則