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J-GLOBAL ID：202202277414273634   整理番号：22A0840897

LUTに基づくXiangxi少数民族のFPGA遅延指向プロセスマッピングアルゴリズム【JST・京大機械翻訳】

FPGA Delay-Oriented Process Mapping Algorithm of Xiangxi Minority Based on LUT

著者 (3件)： Xiao Yun (Institute of Art & Design, Changsha University of Science & Technology, Changsha 410000, Hunan, China) ,  Zeng Wei (Institute of Art & Design, Changsha University of Science & Technology, Changsha 410000, Hunan, China) ,  Zhang Huang (Institute of Art & Design, Changsha University of Science & Technology, Changsha 410000, Hunan, China)
資料名： Mathematical Problems in Engineering (Web)  (Mathematical Problems in Engineering (Web))
巻： 2022  ページ： Null  発行年： 2022年 
JST資料番号： U7803A  ISSN： 1024-123X  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： イギリス (GBR)  言語： 英語 (EN)

抄録/ポイント： 現在,FPGA(フィールドプログラマブルゲートアレイ)アーキテクチャはハードウェアボリュームの要求において大きな進歩を遂げ,それは共通のニーズを満たすことができる。しかし,資源数の増加のために,プロセスマッピングの遅れを著しく減らすことは難しい。したがって,本論文は,遅延を減らすためにLUT数の展望からFDMAP(適合下降マップ)アルゴリズムを提案した。本論文は,同形対称FPGAアーキテクチャに基づく異種マルチコア高性能プロセッサのためのFPGAマッピングとデバッギングの方法を提案して,それは効果的に異種マルチコアプロセッサのアーキテクチャ特性と同形FPGAの対称特性を利用して,FPGA機能を階層的方法でトップからボトムまで分割して,FPGA構造をボトムからトップまで構成した。差動ブリッジと適応遅延調整サンプリング技術を用いて,組込み仮想論理アナライザデバッギングツールと組み合わせて,FPGAアーキテクチャを軽くて,急速に配備することができた。デバッグシェルのようなマルチコア相補的コアツーコア置換シミュレーションマッピング法を,全SOC(システムオンチップ)チップシステムレベルFPGAへのターゲット高性能不均一マルチコアプロセッサのマッピングを効果的に完了するために使用することができる。アルゴリズムの側面において,fdマップアルゴリズムは主に実行して,資源の低い待ち時間マッピングは,FPGA構造によって実現した。fdmapアルゴリズムマッピングの有効性を検証するために,本論文はベクトルVMアルゴリズムとfdマップアルゴリズムを比較した。研究は,波長分解能が7pmで,温度誤差が1°C未満であるとき,シェルをデバッグし,10のマッピング用例をfdマップアルゴリズムでシミュレートする。実験では,最も重大な20%のLUTを選択し,LUT探索型の閉鎖値を0.86に設定した。元のデータと比較して,LUTの数は15.2%増加し,臨界性は35.21%減少した。最大ギャップを有するベクトルVMアルゴリズムと比較して,LUTの数は14.25%減少し,臨界性は14.21%改善し,そして,全体的遅延は65%減少した。したがって,本論文で提案した同形対称FPGAアーキテクチャは,LUTの数を減らしながら,構造臨界性を改善し,待ち時間を著しく削減できる。Copyright 2022 Yun Xiao et al. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： *アルゴリズム ,  シミュレーション ,  写像 ,  対称性 ,  ベクトル ,  波長 ,  臨界 ,  デバッギング ,  待ち時間 ,  超LSI ,  演算プロセッサ ,  計算機アーキテクチャ ,  *FPGA
準シソーラス用語： *プロセスマッピング ,  システムオンチップ ,  マルチコアプロセッサ , 【Automatic Indexing@JST】

分類 (3件)： 半導体集積回路  (NC03162T) ,  ディジタル計算機方式一般  (JC02010O) ,  集積回路一般  (NC03161C)

引用文献 (25件)：

• R. Luo, X. Chen, Y. Ha, "A routing algorithm for fpgas with time-multiplexed interconnects," Journal of Semiconductors, vol. 41, no. 2, pp. 405-409, 2020.
• P. Wang, X. Zhang, Z. Liu, L. Xu, J. He, J. Xu, "FPGA implementation of adaptive time delay estimation for real-time near-field electromagnetic ranging," International Journal of Circuit Theory and Applications, vol. 46, no. 11, pp. 1940-1952, 2018.
• D. E. Bowles, L. R. Gardiner, "Supporting process improvements with process mapping and system dynamics," International Journal of Productivity and Performance Management, vol. 67, no. 8, pp. 12-16, 2018.
• D. Lewis, H. Schmit, "Spatial timing analysis with exact propagation of delay and application to Fpga performance," IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, vol. 38, no. 11, pp. 2153-2166, 2019.
• W. Menasri, A. Skoudarli, A. Belhadj, "FPGA implementation of variable-bins hevc cabac decoder with path delay optimization," IET Image Processing, vol. 13, no. 6, pp. 56-59, 2019.

タイトルに関連する用語 (6件)： LUT ,  少数民族 ,  FPGA ,  遅延 ,  プロセスマッピング ,  アルゴリズム