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J-GLOBAL ID：202202278640801554   整理番号：22A0979411

5nm FinFETプロセスにおける9b線形14GHz集積モード位相補間器【JST・京大機械翻訳】

A 9b-Linear 14GHz Integrating-Mode Phase Interpolator in 5nm FinFET Process

著者 (4件)： Mishra Amit Kumar (University of British Columbia,Vancouver,Canada) ,  Li Yifei (MaxLinear,Carlsbad,CA) ,  Agarwal Pawan (MaxLinear,Carlsbad,CA) ,  Shekhar Sudip (University of British Columbia,Vancouver,Canada)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2022  号： ISSCC  ページ： 1-3  発行年： 2022年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 増加するデータレートとマルチランSerDes実装は,周波数と位相オフセットを管理できる低ジッタクロックを生成するCDRの厳しい条件を与える。結果的に,高速位相補間器(Pls)は,マルチ車線要求のために低電力とコンパクトであり,また,PIジッタを最小化するために,高い静的と動的位相線形性を有するクロック周期(T_周期)に関して高分解能である。Plsにおける以前の芸術は,7~8bの測定された分解能[1],>500fsのINL,>500fs[1]>{[4]]に限定されている。9b Pl;追加ビットでも,提案したPIは0.43mW/GHzの低い電力と小さな面積を消費する。最悪回転スパーは少なくとも8.1dB低く([4]より),295fs/510fsのDNL/INL値は以前の最先端よりも>144×良かった。VDD=075Vで5nm技術に実装して,この設計はFinFET操作に容易に適したディジタルとアナログ技術を活用する。Copyright 2022 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 電力 ,  クロック ,  分解能 ,  アナログ系 ,  ジッタ ,  線形性 ,  *位相 ,  ディジタル方式 ,  高分解能
準シソーラス用語： *FinFET ,  データレート ,  低電力化 ,  位相オフセット ,  低ジッタ , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (6件)： FinFET ,  プロセス ,  線形 ,  集積 ,  位相 ,  補間器