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J-GLOBAL ID：202202286211698694   整理番号：22A0979848

低電力集積回路に基づくフィードスルー信号線の物理的設計と最適化手法【JST・京大機械翻訳】

Physical Design and optimization method of a feedthrough signal line based on low-power integrated circuit

著者 (7件)： Wu Chao (Beijing Smartchip Microelectronics Technology Co., Ltd.,Beijing,China,100192) ,  Li Dejian (Beijing Smartchip Microelectronics Technology Co., Ltd.,Beijing,China,100192) ,  Zhang Hui (Beijing Smartchip Microelectronics Technology Co., Ltd.,Beijing,China,100192) ,  Dong Changzheng (Beijing Smartchip Microelectronics Technology Co., Ltd.,Beijing,China,100192) ,  Gan Jie (Beijing Smartchip Microelectronics Technology Co., Ltd.,Beijing,China,100192) ,  Feng Xi (Beijing Smartchip Microelectronics Technology Co., Ltd.,Beijing,China,100192) ,  Li Xiaoning (Beijing Smartchip Microelectronics Technology Co., Ltd.,Beijing,China,100192)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2022  号： ITOEC  ページ： 1343-1346  発行年： 2022年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： チップ面積の最適化と,低電力集積回路の物理的設計における信号タイミングの閉鎖の間の矛盾を考慮して,入力と出力信号を計画し,また,チップのグローバルマクロユニットの深い理解と同様に,チップ圧縮面積コストの需要を満足させるだけでなく,キー入力と出力信号のタイミング最適化を満足し,また,キー入力と出力信号のタイミング最適化を満足し,それは,さらに,キー入力と出力信号のタイミング最適化を満足し,そして,それは,さらに,後の期間のチップの性能を向上するための,固体基礎を満足した。Copyright 2022 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： *最適化 ,  *集積回路 ,  最適化手法
準シソーラス用語： *フィードスルー ,  *低電力化 ,  チップ面積 , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (5件)： 低電力 ,  集積回路 ,  フィードスルー ,  物理的設計 ,  最適化手法