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J-GLOBAL ID：202202286258131243   整理番号：22A0977219

ForASEc:順序回路におけるハードウェアトロイベースセキュリティ脆弱性の形式的解析【JST・京大機械翻訳】

ForASec: Formal Analysis of Hardware Trojan-Based Security Vulnerabilities in Sequential Circuits

著者 (6件)： Khalid Faiq (Institute of Computer Engineering, Technische Universitaet Wien, Vienna, Austria) ,  Abbassi Imran Hafeez (College of Aeronautical Engineering, National University of Sciences and Technology, Islamabad, Pakistan) ,  Rehman Semeen (Institute of Computer Engineering, Technische Universitaet Wien, Vienna, Austria) ,  Kamboh Awais Mehmood (Department of Computer and Network Engineering, College of Computer Science and Engineering, University of Jeddah, Jeddah, Saudi Arabia) ,  Hasan Osman (School of Electrical Engineering and Computer Science, National University of Sciences and Technology, Islamabad, Pakistan) ,  Shafique Muhammad (Division of Engineering, New York University Abu Dhabi, Abu Dhabi, UAE)
資料名： IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems  (IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems)
巻： 41  号： 4  ページ： 1167-1180  発行年： 2022年 
JST資料番号： B0142C  ISSN： 0278-0070  CODEN： ITCSDI  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,状態空間爆発問題と完全性問題に対処しながら,100%カバレッジの逐次回路におけるハードウェアトロジャン(HT)ベースセキュリティ脆弱性を解析する新しいモデル検査ベース方法論を提案した。本研究では,状態空間爆発問題を,複雑な逐次回路の分散HTベースセキュリティ解析を可能にするため,より大きな状態空間を対応するより小さな状態空間に効率的に分割することによって取り扱った。異なるASIC技術,すなわち,65,45,および22nmに対する多重ISCAS89と信用-ハブベンチマークを分析し,HTベースのセキュリティ脆弱性の同定における著者らのフレームワークの有効性を実証した。実験結果は,ForASecが,与えられた複雑で大きなシーケンシャル回路の完全な分析を成功裏に実行して,最先端のモデル検査ベースの技術と比較して,解析時間で約6×Ω≦10×高速化を提供することを示した。Copyright 2022 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： *順序回路 ,  多重化 ,  *性質 ,  安全解析 ,  高速化 ,  完全性 ,  有効性 ,  ASIC ,  セキュリティ ,  モデル検査
準シソーラス用語： 脆弱性 ,  状態空間 , 【Automatic Indexing@JST】

分類 (1件)： CAD,CAM  (JE10000A)

タイトルに関連する用語 (3件)： 順序回路 ,  脆弱性 ,  解析