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J-GLOBAL ID：202202286485462242   整理番号：22A0586741

CNFETと45nm MOSFETで実装したMuxベースの超低電力3元加算器と乗算器【JST・京大機械翻訳】

Mux Based Ultra-Low-Power Ternary Adders and Multiplier implemented with CNFET and 45 nm MOSFETs

著者 (2件)： Vidhyadharan Abhay S (Department of ECE, SRMIST, Kattankulathur, India) ,  Vidhyadharan Sanjay (Department of EEE, BITS Pilani, Hyderabad, India)
資料名： International Journal of Electronics  (International Journal of Electronics)
巻： 109  号： 1  ページ： 58-82  発行年： 2022年 
JST資料番号： C0287B  ISSN： 0020-7217  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： イギリス (GBR)  言語： 英語 (EN)

抄録/ポイント： 本論文は,改良マルチプレクサベースの超低電力3元半加算器(HA),三元完全加算器(FA),および3元1ビット乗算器設計を提示する。提案した回路は61~91%少ない電力を消費し,文献で利用可能な他の対応する回路と比較して10~40%少ないトランジスタ数で実装できる。パワーとトランジスタ数の低減は,改良されたマルチプレクサ設計とパストランジスタ論理の賢明な使用によって達成された。CNFETは,低いゲートキャパシタンスを持ち,従って,超低電力VLSI応用のための理想的なデバイスである。しかし,CMOS技術は,十分に確立されたCMOS製作研究室によって利用可能な容易で低コストな製造オプションのため,現在最も好ましい技術である。これを考慮して,提案したmuxベースの三元半加算器を,45nmのMOSFETとCNFETの両方を用いて設計した。提案したHA設計の性能を,文献で報告された他のCNFET HAでベンチマークした。提案したmuxベースCNFET三元HA,FAおよび1ビット乗算器は,文献において利用可能な他の設計よりも10~30%少ない伝搬遅延を有した。電力遅延製品(PDP)の減少は,他のベンチマーク設計と比較して,提案したmuxベースCNFET三元回路において85~99%である。Please refer to the publisher for the copyright holders. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： トランジスタ ,  *電力 ,  論理 ,  *乗算器 ,  *加算器 ,  静電容量 ,  多重装置 ,  超LSI ,  ベンチマーク ,  CMOS
準シソーラス用語： 伝搬遅延 ,  パストランジスタ論理 ,  *超低消費電力 ,  CMOS技術 ,  *CNTFET ,  半加算器 , 【Automatic Indexing@JST】

著者キーワード (4件)： 三元半加算器 ,  45nm CMOS技術 ,  CNFET ,  μxベース3元回路設計

分類 (3件)： その他の電子回路  (NC05090X) ,  専用演算制御装置  (JC04030Y) ,  論理回路  (NC05070B)

タイトルに関連する用語 (6件)： CNFET ,  MOSFET ,  実装 ,  低電力 ,  加算器 ,  乗算器