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J-GLOBAL ID：202202288393743183   整理番号：22A0979443

103dBSNDRと100dBフルスケールCMRRを達成する0.014mm=210kHz-BWズーム-増分計数ADC【JST・京大機械翻訳】

A 0.014mm² 10kHz-BW Zoom-Incremental-Counting ADC Achieving 103dB SNDR and 100dB Full-Scale CMRR

著者 (4件)： Jie Lu (Tsinghua University,Beijing,China) ,  Zhan Mingtao (Tsinghua University,Beijing,China) ,  Tang Xiyuan (Peking University,Beijing,China) ,  Sun Nan (Tsinghua University,Beijing,China)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2022  号： ISSCC  ページ： 1-3  発行年： 2022年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 高分解能(>100dB SNDR),kHz-BW ADCsは,Io→pとスマートセンシングアプリケーションの登場により要求される。これらのADCは,それらの高効率のために望まれるが,低コストと統合の容易さも必要であり,特に,loTプロセッサが優先する先進CMOSプロセスと互換性がある。ズームADC[1],DTまたはCT-DSM[2]-[3],およびSAR ADC [4]とその雑音シェーピング変異体[5]のようなこのシナリオにおける最先端の解は,既に>180dB FOMで大きなエネルギー効率を達成し,その多くは面積で大きく,高電源電圧の古いCMOS技術のアナログ性能に大きく依存している。本研究では,ズームADCフレームワークにおける計数ADCとCTインクリメンタルDSM(CT-IDSM)を組み合わせた新しいアーキテクチャを提案した。提案したアーキテクチャは,電力効率だけでなく,面積,高ディジタル,およびプロセスダウンスケーリングに優しい。それはNyquistサンプリングで動作し,単一ショット変換とチャネル多重化をサポートする。そのうえ,それは,実物大の共通モード拒絶による高インピーダンス入力を提供し,多くの信号源による直接駆動を可能にする。28nm CMOSで製作して,プロトタイプズーム増分計数(ZIC)ADCを,20kSa/sで103dB SNDRを持つように測定し,0.9V電源から475μWを消費した。得られた176dB FOMは最先端の設計に匹敵する。それは0.014mm2だけを占め,それは>90dBのSNRを有する最も報告されたADCsより1桁または2小さい。Copyright 2022 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 雑音 ,  互換性 ,  多重化 ,  応用プログラム ,  ディジタル方式 ,  演算プロセッサ ,  高分解能 ,  *計算機アーキテクチャ ,  電力効率 ,  CMOS
準シソーラス用語： 高効率 ,  CMOSプロセス ,  電源電圧 ,  *SNDR ,  CMOS技術 , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (4件)： スケール ,  増分 ,  計数 ,  ADC