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J-GLOBAL ID：202202288399454109   整理番号：22A1213841

3D NANDフラッシュメモリのための多項式ベースバレー探索アルゴリズム

A polynomial based valley search algorithm for 3D NAND flash memory

著者 (15件)： Li Runze (Institute of Microelectronics of the Chinese Academy of Sciences) ,  Li Runze (The University of Chinese Academy of Sciences) ,  Li Runze (Yangtze Memory Technologies Co., Ltd.) ,  Tian Ye (Institute of Microelectronics of the Chinese Academy of Sciences) ,  Tian Ye (The University of Chinese Academy of Sciences) ,  Du Zhichao (Institute of Microelectronics of the Chinese Academy of Sciences) ,  Du Zhichao (The University of Chinese Academy of Sciences) ,  Du Zhichao (Yangtze Memory Technologies Co., Ltd.) ,  Wang Yu (Yangtze Memory Technologies Co., Ltd.) ,  Wang Qi (Institute of Microelectronics of the Chinese Academy of Sciences) ,  Wang Qi (The University of Chinese Academy of Sciences) ,  Wang Qi (Yangtze Memory Technologies Co., Ltd.) ,  Huo Zongliang (Institute of Microelectronics of the Chinese Academy of Sciences) ,  Huo Zongliang (The University of Chinese Academy of Sciences) ,  Huo Zongliang (Yangtze Memory Technologies Co., Ltd.)
資料名： IEICE Electronics Express (Web)  (IEICE Electronics Express (Web))
巻： 19  号： 6  ページ： 20210535(J-STAGE)  発行年： 2022年 
JST資料番号： U0039A  ISSN： 1349-2543  資料種別： 逐次刊行物 (A)
記事区分： 短報  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： バレー探索は,未処理ビットエラー率(RBER)を最小化する最新の最適読取基準電圧(OPT)を見つけることを目的とする。本論文では,2つの隣接プログラム状態間のすべての読取電圧を読み取ることなく,立方多項式近似に基づく簡単な計算を通して5つの読取操作の後にOPTを正確に見つけることができるバレー探索アルゴリズムを提案した。TLCチップの実験結果は,このバレー探索方式を適用した後の未処理ビットエラー率が0.183%に低減され,それはLDPC(8763,8272)誤り訂正符号(ECC)の誤り訂正能力内にあることを示した。(翻訳著者抄録)

シソーラス用語： *フラッシュメモリ ,  NAND回路 ,  積層構造 ,  *誤り率 ,  電圧 ,  *多項式近似 ,  データ読取 ,  誤り訂正 ,  アルゴリズム ,  探索問題
準シソーラス用語： *3D-NANDフラッシュメモリ ,  *ビットエラー率 ,  基準電圧 ,  探索アルゴリズム

著者キーワード (3件)： 3D NANDフラッシュ ,  谷探索 ,  生ビット誤り率

分類 (1件)： 半導体集積回路  (NC03162T)

引用文献 (30件)：

• [1] Y. Cai, et al.: “Data retention in MLC NAND flash memory: characterization, optimization, and recovery,” 2015 IEEE 21st International Symposium on High Performance Computer Architecture (2015) 551 (DOI: 10.1109/HPCA.2015.7056062).
• [2] S. Aritome: “NAND flash memory technologies,” IEEE Press Series on Microelectronic Systems (2015).
• [3] Y. Cai, et al.: “Error characterization, mitigation, and recovery in flash-memory-based solid-state drives,” Proc. IEEE 105 (2017) 1666 (DOI: 10.1109/JPROC.2017.2713127).
• [4] R. Micheloni, et al.: Inside NAND Flash Memories (Springer Netherlands, 2010).
• [5] C. Kim, et al.: “11.4A 512Gb 3b/cell 64-stacked WL 3D V-NAND flash memory,” 2017 IEEE International Solid-State Circuits Conference (ISSCC) (2017) 202 (DOI: 10.1109/ISSCC.2017.7870331).

タイトルに関連する用語 (4件)： 3D ,  NANDフラッシュメモリ ,  多項式 ,  探索アルゴリズム