特許

J-GLOBAL ID：202203005709456156

記憶装置及びその操作方法

発明者： 王 進賢 ,  劉 建▲トン▼ ,  王 皓平
出願人/特許権者： 國立中正大學
代理人 (1件)： あいわ特許業務法人
公報種別：公開公報
出願番号（国際出願番号）：特願2020-178766
公開番号（公開出願番号）：特開2022-024953
出願日： 2020年10月26日
公開日（公表日）： 2022年02月09日
要約：

【課題】読み出しの安定性を高め、書き込みマージンを増加させ、保持マージンを維持し、保持及び待機のリーク電流を低減する記憶装置及びその操作方法を提供すること。 【解決手段】記憶装置はSRAMセル40、電源供給補助電圧発生回路41、ソース補助電圧発生回路42及びワード線補助電圧発生回路43を備え、電源供給補助電圧発生回路41、ソース補助電圧発生回路42及びワード線補助電圧発生回路43は保持モードにおいてアクセスしていない行のメモリーセルで用いられる有効電源電圧を低下させ、アクティブモードにおいてアクセスするメモリーセルで用いられる有効電源電圧を上昇させ、かつ待機モードにおける全てのSRAMセルの有効電源電圧をさらに低下させる。 【選択図】図4a

請求項（抜粋）：

システム電源供給電圧を受けるのに用いられる第1トランジスターと、 システム接地電圧を受けるのに用いられる第2トランジスターと、 前記第1トランジスター及び前記第2トランジスターに結合し、第1ローカル電源供給補助電圧ノード、第2ローカル電源供給補助電圧ノード、第3ローカル電源供給補助電圧ノード、第1ローカルソース補助電圧ノード、第2ローカルソース補助電圧ノード、第3ローカルソース補助電圧ノード、第4ローカルソース補助電圧ノード、第1ローカルワード線補助電圧ノード及び第2ローカルワード線補助電圧ノードを有するスタティック ランダム アクセス メモリー(SRAM)セルであって、前記第1ローカル電源供給補助電圧ノード、前記第2ローカル電源供給補助電圧ノード及び第三ローカル電源供給補助電圧ノードは前記システム電源供給電圧、第1電源供給補助電圧又は第2電源供給補助電圧を受け、前記第1電源供給補助電圧及び前記第2電源供給補助電圧はいずれも前記システム電源供給電圧より小さくかつ前記システム接地電圧より大きく、前記第1ローカルソース補助電圧ノード、前記第2ローカルソース補助電圧ノード、前記第3ローカルソース補助電圧ノード及び前記第4ローカルソース補助電圧ノードは前記システム接地電圧、第1ソース補助電圧又は第2ソース補助電圧を受け、前記第1ソース補助電圧及び前記第2ソース補助電圧はいずれも前記システム接地電圧より大きくかつ前記システム電源供給電圧より小さく、前記第1ローカルワード線補助電圧ノード及び前記第2ローカルワード線補助電圧ノードは前記システム接地電圧、第1ワード線補助電圧又は第2ワード線補助電圧を受け、前記第1ワード線補助電圧は前記システム電源供給電圧と等しく、前記第2ワード線補助電圧は前記システム接地電圧より大きくかつ前記システム電源供給電圧より小さいSRAMセルと、 前記第1ローカル電源供給補助電圧ノード、前記第2ローカル電源供給補助電圧ノード及び前記第3ローカル電源供給補助電圧ノードに結合する電源供給補助電圧発生回路であって、待機(standby)制御信号並びに書き込みモード若しくはディープスリープ(write-mode or deep sleep)制御信号を受信し、書き込みモード若しくはディープスリープモード中に前記書き込みモード若しくはディープスリープ制御信号を利用して前記第1ローカル電源供給補助電圧ノード、前記第2ローカル電源供給補助電圧ノード及び前記第3ローカル電源供給補助電圧ノードで前記第2電源供給補助電圧を発生させ、読み出しモード又は保持(hold)モード中に第1ローカル電源供給補助電圧ノードで前記システム電源供給電圧を発生させるとともに、前記待機制御信号並びに前記書き込みモード若しくはディープスリープ制御信号を利用して前記第2ローカル電源供給補助電圧ノード及び前記第3ローカル電源供給補助電圧ノードで前記システム電源供給電圧を発生させる電源供給補助電圧発生回路と、 前記第1ローカルソース補助電圧ノード、前記第2ローカルソース補助電圧ノード、前記第3ローカルソース補助電圧ノード及び前記第4ローカルソース補助電圧ノードに結合するソース補助電圧発生回路であって、前記待機制御信号、第1保持モード制御信号及び第2保持モード制御信号を受信し、待機モード中に前記待機制御信号を利用して前記第1ローカルソース補助電圧ノード、前記第2ローカルソース補助電圧ノード、前記第3ローカルソース補助電圧ノード及び前記第4ローカルソース補助電圧ノードで前記第1ソース補助電圧を発生させ、保持モード中に前記第1保持モード制御信号を利用して前記第1ローカルソース補助電圧ノード及び前記第3ローカルソース補助電圧ノードで前記第2ソース補助電圧を発生させるとともに、前記第2保持モード制御信号を利用して前記第2ローカルソース補助電圧ノード及び前記第4ローカルソース補助電圧ノードで前記第2ソース補助電圧を発生させ、読み出し又は書き込みモード中に前記第1ローカルソース補助電圧ノード及び前記第2ローカルソース補助電圧ノードで前記システム接地電圧を発生させ、かつ前記待機制御信号及び前記第1保持モード制御信号を利用して前記第3ローカルソース補助電圧ノードで前記システム接地電圧を発生させるとともに、前記待機制御信号及び前記第2保持モード制御信号を利用して前記第4ローカルソース補助電圧ノードで前記システム接地電圧を発生させるソース補助電圧発生回路と、 前記第1ローカルワード線補助電圧ノード及び前記第2ローカルワード線補助電圧ノードに結合するワード線補助電圧発生回路であって、ワード線駆動抑制(word-line underdrive)制御信号、第1デコードワード線(decoded word-line)信号及び第2デコードワード線信号を受信し、書き込みモードにおいて前記ワード線駆動抑制制御信号を利用して前記第1ローカルワード線補助電圧ノードで前記第1ワード線補助電圧を発生させ、あるいは前記第1デコードワード線信号を利用して前記第1ローカルワード線補助電圧ノードで前記第2ワード線補助電圧を発生させ、書き込みモードにおいて前記ワード線駆動抑制制御信号を利用して前記第2ローカルワード線補助電圧ノードで前記第1ワード線補助電圧を発生させ、あるいは前記第2デコードワード線信号を利用して前記第2ローカルワード線補助電圧ノードで前記第2ワード線補助電圧を発生させ、保持モード又は待機モード中に前記ワード線駆動抑制制御信号及び前記第1デコードワード線信号を利用して前記第1ローカルワード線補助電圧ノードで前記システム接地電圧を発生させるとともに、前記ワード線駆動抑制制御信号及び前記第2デコードワード線信号を利用して前記第2ローカルワード線補助電圧ノードで前記システム接地電圧を発生させるワード線補助電圧発生回路と、 を備える、記憶装置。

IPC (3件)：

G11C 11/412 ,  G11C 11/417 ,  G11C 11/418

FI (3件)：

G11C11/412 120 ,  G11C11/417 100 ,  G11C11/418 110

Fターム (16件)：

5B015HH01 ,  5B015HH03 ,  5B015HH04 ,  5B015JJ05 ,  5B015JJ07 ,  5B015JJ12 ,  5B015JJ25 ,  5B015KA04 ,  5B015KA06 ,  5B015KA07 ,  5B015KA28 ,  5B015KB63 ,  5B015KB64 ,  5B015KB66 ,  5B015MM06 ,  5B015PP08

引用特許：

審査官引用 (2件)

• 半導体記憶装置
  公報種別：公開公報   出願番号：特願2007-281716   出願人：国立大学法人神戸大学, 株式会社ルネサステクノロジ
• 半導体記憶装置
  公報種別：公開公報   出願番号：特願2002-113242   出願人：沖電気工業株式会社