特許

J-GLOBAL ID：202203015443775345

消去ゲートを有する分割ゲートフラッシュメモリセルの製造方法

発明者： ヤン、ジェン-ウェイ ,  チェン、チュン-ミン ,  ウー、マン-タン ,  ファン、チェン-チー ,  ドー、ナン
出願人/特許権者： シリコン ストーリッジ テクノロージー インコーポレイテッド
代理人 (1件)： 特許業務法人英知国際特許事務所
公報種別：特許公報
出願番号（国際出願番号）：US2018052302
特許番号：特許第7044869号
出願日： 2018年09月21日
請求項（抜粋）：

【請求項1】 メモリデバイスを形成する方法であって、 メモリエリア、第1の周辺エリア、及び第2の周辺エリアを有する半導体基板を提供するステップと、 前記メモリエリア、前記第1の周辺エリア、及び前記第2の周辺エリア内の前記半導体基板の表面上に、第1の絶縁層を形成するステップと、 前記メモリエリア、前記第1の周辺エリア、及び前記第2の周辺エリア内の前記第1の絶縁層上に、第1のポリシリコン層を形成するステップと、 前記第1のポリシリコン層を前記第1の周辺エリア及び前記第2の周辺エリアから除去し、前記メモリエリアから前記第1のポリシリコン層の部分を除去して、前記メモリエリア内の前記第1のポリシリコン層の第1のポリシリコンブロックを残すステップであって、前記第1のポリシリコンブロックは、対向する第1の端部及び第2の端部を有する、ステップと、 前記第1のポリシリコンブロックの下に配設されていない前記第1の絶縁層の部分を除去するステップと、 前記メモリエリア内の前記第1のポリシリコンブロックの前記第1の端部に隣接する前記半導体基板内に、第1のソース領域を形成するステップと、 前記第2の周辺エリア内の前記半導体基板の前記表面上に、第2の絶縁層を形成するステップと、 前記第1のポリシリコンブロックの前記第1の端部の上縁部を包み込む、第3の絶縁層を形成するステップと、 前記メモリエリア内の前記第1のソース領域の上方の前記半導体基板の前記表面上に、第4の絶縁層を形成するステップと、 前記第1のポリシリコンブロックの前記第2の端部に隣接する前記メモリエリア内の前記半導体基板の表面上、及び前記第1の周辺エリア内の前記半導体基板の前記表面上に、第5の絶縁層を形成するステップと、 前記メモリエリア、前記第1の周辺エリア、及び前記第2の周辺エリア内の前記第2、前記第3、前記第4、及び前記第5の絶縁層上に、第2のポリシリコン層を形成するステップと、 前記第2のポリシリコン層の部分を除去し、前記第4の絶縁層上及び前記第1のソース領域の上方の前記第2のポリシリコン層の第2のポリシリコンブロックと、前記第1のポリシリコンブロックの前記第2の端部の横方向に隣接する前記メモリエリア内の前記第5の絶縁層上の、前記第2のポリシリコン層の第3のポリシリコンブロックと、前記第1の周辺エリア内の前記第5の絶縁層上の前記第2のポリシリコン層の第4のポリシリコンブロックと、前記第2の周辺エリア内の前記第2の絶縁層上の前記第2のポリシリコン層の第5のポリシリコンブロックと、を残すステップと、 前記メモリエリア内の前記第3のポリシリコンブロックに隣接する前記半導体基板内に、第1のドレイン領域を形成するステップと、 前記第4のポリシリコンブロックの第1の側に隣接する前記半導体基板内に、第2のソース領域を形成するステップと、 前記第4のポリシリコンブロックの前記第1の側の反対側の、前記第4のポリシリコンブロックの第2の側に隣接する前記半導体基板内に、第2のドレイン領域を形成するステップと、 前記第5のポリシリコンブロックの第1の側に隣接する前記半導体基板内に、第3のソース領域を形成するステップと、 前記第5のポリシリコンブロックの前記第1の側の反対側の、前記第5のポリシリコンブロックの第2の側に隣接する前記半導体基板内に、第3のドレイン領域を形成するステップと、を含み、前記第5の絶縁層の厚さは、前記第2の絶縁層の厚さより小さく、前記第5の絶縁層の前記厚さは、前記第3の絶縁層の厚さより小さく、前記第3の絶縁層の前記厚さは、前記第4の絶縁層の厚さより小さい、方法。

IPC (4件)：

H01L 27/1152 ( 201 7.01) ,  H01L 21/336 ( 200 6.01) ,  H01L 29/788 ( 200 6.01) ,  H01L 29/792 ( 200 6.01)

FI (2件)：

H01L 27/115 4 ,  H01L 29/78 371