特許
J-GLOBAL ID：202203017050367884
ノード
発明者：
出願人/特許権者：
代理人 (2件)：
馬場 資博
, 境 廣巳
公報種別：特許公報
出願番号（国際出願番号）：特願2018-025269
公開番号（公開出願番号）：特開2019-139719
特許番号：特許第7031349号
出願日： 2018年02月15日
公開日（公表日）： 2019年08月22日
請求項（抜粋）：
【請求項1】 1番からn番までの複数のCPUと、前記複数のCPUに1対1に接続された1番からn番までの複数のメモリ制御装置と、前記複数のメモリ制御装置に1対1に接続された複数のメモリ装置と、前記複数のCPUおよび前記複数のメモリ制御装置に1対1に接続された複数の同期レジスタとを備え、 前記複数のメモリ制御装置は、1番からn番まで番号順に一列に接続されており、 n番の前記メモリ制御装置に接続され、複数の前記メモリ制御装置を経由して複数の前記メモリ装置をライトアクセスした後、複数の前記メモリ制御装置を経由して前記同期レジスタに前記ライトアクセスが完了したことを示す値を設定するDMA転送装置を備え、 前記複数のCPUのそれぞれは、対応する前記同期レジスタの前記値を参照して前記ライトアクセスされたデータのリードアクセスの可否を決定する、ノード。
IPC (6件)：
G06F 12/00 ( 200 6.01)
, G06F 13/16 ( 200 6.01)
, G06F 15/17 ( 200 6.01)
, G06F 15/173 ( 200 6.01)
, G06F 13/28 ( 200 6.01)
, G06F 13/42 ( 200 6.01)
G06F 12/00 560 D
, G06F 13/16 520 B
, G06F 15/17 620 A
, G06F 15/173 683 B
, G06F 15/173 665 C
, G06F 13/28 310 A
, G06F 13/42 320 A
