特許

J-GLOBAL ID：202203020453332526

半導体記憶装置及び半導体記憶装置の読み出し方法

発明者： 森田 敬三
出願人/特許権者： 富士通セミコンダクターメモリソリューション株式会社
代理人 (1件)： 特許業務法人扶桑国際特許事務所
公報種別：特許公報
出願番号（国際出願番号）：特願2018-138970
公開番号（公開出願番号）：特開2020-017324
特許番号：特許第7037060号
出願日： 2018年07月25日
公開日（公表日）： 2020年01月30日
請求項（抜粋）：

【請求項1】 第1の論理値のデータまたは前記第1の論理値のデータよりも読み出し時のビット線の電圧の変化速度が速い第2の論理値のデータに対応した第1の電荷量の電荷を蓄積する第1のキャパシタを有するメモリセルと、 前記第2の論理値のデータに対応した第2の電荷量の電荷を蓄積する第2のキャパシタを有し、前記メモリセルに対する読み出し時に、前記メモリセルと共に読み出し対象となる第1のリファレンスセルと、 前記第1の論理値のデータに対応した第3の電荷量の電荷を蓄積する第3のキャパシタを有し、前記メモリセルに対する読み出し時に、前記メモリセルと共に読み出し対象となる第2のリファレンスセルと、 前記第1のリファレンスセルに対して第1のビット線を介して接続され、前記メモリセルに対する読み出し時に、前記第1のビット線の第1の電圧を増幅した第1の増幅信号を生成するとともに、前記第1の増幅信号を遅延させた停止信号を出力する第1の読み出し回路と、 前記第2のリファレンスセルに対して第2のビット線を介して接続され、前記メモリセルに対する読み出し時に、前記第2のビット線の第2の電圧を増幅した第2の増幅信号を生成する第2の読み出し回路と、 前記メモリセルに対して第3のビット線を介して接続され、前記メモリセルに対する読み出し時に、前記第3のビット線の第3の電圧を増幅した第3の増幅信号を生成するとともに、前記停止信号を受け、前記停止信号の電圧が閾値以上になった場合に前記第3の電圧を接地電位に引き下げる第3の読み出し回路と、 前記第1の増幅信号と前記第3の増幅信号との電位差、及び前記第2の増幅信号と前記第3の増幅信号との電位差に基づいて前記メモリセルに記憶されているデータの論理値を判定した判定結果を出力する判定回路と、 を有する半導体記憶装置。

IPC (4件)：

G11C 11/22 ( 200 6.01) ,  G11C 7/06 ( 200 6.01) ,  G11C 7/14 ( 200 6.01) ,  G11C 7/12 ( 200 6.01)

FI (5件)：

G11C 11/22 232 ,  G11C 7/06 120 ,  G11C 7/14 ,  G11C 11/22 234 ,  G11C 7/12