特許

J-GLOBAL ID：202303008449278484

学習装置、減算回路及び活性化関数回路

発明者： 浅井 哲也 ,  西田 浩平 ,  佐々木 義明
出願人/特許権者： 国立大学法人北海道大学
代理人 (2件)： 弁理士法人インテクト国際特許事務所 ,  美川 公司
公報種別：公開公報
出願番号（国際出願番号）：特願2021-118326
公開番号（公開出願番号）：特開2023-013866
出願日： 2021年07月16日
公開日（公表日）： 2023年01月26日
要約：

【課題】学習装置としての精度の低下を抑制しつつ、その回路規模の大幅な小型化及び大幅な低電力化が可能な学習装置を提供する。 【解決手段】ニューラルネットワークを含み、確率的コンピューティングによる推論及び学習を行う学習装置であって、ニューラルネットワークを構成する各ニューロン回路NRが、確率的コンピューティングにそれぞれ対応した総和演算部AD、シャント抑制減算部SB及び活性化関数部AFを少なくとも含み、少なくとも出力層からの出力データを、当該出力データに対応する重み付けをしつつニューラルネットワークを構成する入力層又は隠れ層に対して帰還するバックプロパゲーション部を備え、総和演算部ADが、確率的コンピューティングに対応した複数のオアゲートOR1等からなり、総和演算結果としての正側データ及び負側データをそれぞれ生成してシャント抑制減算部SBに出力する。 【選択図】図4

請求項（抜粋）：

ニューラルネットワークを含んで推論及び学習を行う学習装置であって、 前記ニューラルネットワークを構成する各ニューロンに相当する回路が、総和演算回路、減算回路及び活性化関数回路を少なくとも含み、 前記ニューラルネットワークを構成する出力層からの出力データを、当該出力データに対応する重み付けをしつつ前記ニューラルネットワークを構成する入力層又は隠れ層に対して帰還する帰還手段を備え、 前記総和演算部が、確率的コンピューティングに対応した態様で接続された複数のオアゲートからなり、当該総和演算結果としての正側データ及び負側データをそれぞれ生成して前記減算部に出力することを特徴とする学習装置。

IPC (3件)：

G06N 3/063 ,  G06G 7/60 ,  G06F 7/50

FI (3件)：

G06N3/063 ,  G06G7/60 ,  G06F7/50