文献
J-GLOBAL ID:200902051298026975
整理番号:93A0038200
高速大容量BiCMOS SRAMに適したバイポーラ分割ワード線構成
Special Issue on LSI Memories. A Bipolar Divided Word-Line Scheme for a High-Speed and Large-Capacity BiCMOS SRAM.
著者 (3件):
DOUSEKI T
(NTT LSI Lab., Atsugi-shi, JPN)
,
NAGAYAMA T
(NTT Electronics Technology Corp., Atsugi-shi, JPN)
,
OHMORI Y
(NTT Electronics Technology Corp., Atsugi-shi, JPN)
資料名:
IEICE Transactions on Electronics (Institute of Electronics, Information and Communication Engineers)
(IEICE Transactions on Electronics (Institute of Electronics, Information and Communication Engineers))
巻:
E75-C
号:
11
ページ:
1364-1368
発行年:
1992年11月
JST資料番号:
L1370A
ISSN:
0916-8524
資料種別:
逐次刊行物 (A)
記事区分:
原著論文
発行国:
日本 (JPN)
言語:
英語 (EN)