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J-GLOBAL ID:200902127662001823   整理番号:96A0797177

プリチャージされたパス・トランジスタ・ロジックを用いた4.3ns,0.3μm,CMOS54×54ビット乗算器

SP 22.6: A 4.3ns 0.3μm CMOS 54×54b Multiplier Using Precharged Pass-Transistor Logic.
著者 (4件):
HANAWA M
(Hitachi, Ltd.)
KANEKO K
(Hitachi, Ltd.)
KAWASHIMO T
(Hitachi, Ltd.)
MARUYAMA H
(Hitachi ULSI Engineering Co., Tokyo, JPN)

資料名:
Digest of Technical Papers. IEEE International Solid-State Circuits Conference  (Digest of Technical Papers. IEEE International Solid-State Circuits Conference)

巻: 39  ページ: 364-365,474  発行年: 1996年02月 
JST資料番号: D0753A  ISSN: 0193-6530  資料種別: 会議録 (C)
記事区分: 原著論文  発行国: アメリカ合衆国 (USA)  言語: 英語 (EN)
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