文献
J-GLOBAL ID:200902199063211772
整理番号:97A0644198
トレースキャッシュ 広帯域幅命令フェッチへの低遅延アプローチ
Trace Cache: a Low Latency Approach to High Bandwidth Instruction Fetching.
著者 (3件):
ROTENBERG E
(Univ. Wisconsin-Madison)
,
BENNETT S
(Intel Corp.)
,
SMITH J E
(Univ. Wisconsin-Madison)
資料名:
Proceedings of the Annual IEEE/ACM International Symposium on Microarchitecture
(Proceedings of the Annual IEEE/ACM International Symposium on Microarchitecture)
巻:
29th
ページ:
24-34
発行年:
1996年
JST資料番号:
W0960A
ISSN:
1072-4451
資料種別:
会議録 (C)
記事区分:
原著論文
発行国:
アメリカ合衆国 (USA)
言語:
英語 (EN)