文献
J-GLOBAL ID:200902247718319940
整理番号:08A0224645
縮退テストツールを用いたトランジスタ短絡に対する故障シミュレーションとテスト生成
Fault Simulation and Test Generation for Transistor Shorts Using Stuck-at Test Tools
著者 (5件):
HIGAMI Yoshinobu
(Ehime Univ., Matsuyama-shi, JPN)
,
SALUJA Kewal K.
(Univ. Wisconsin-Madison, USA)
,
TAKAHASHI Hiroshi
(Ehime Univ., Matsuyama-shi, JPN)
,
KOBAYASHI Shin-ya
(Ehime Univ., Matsuyama-shi, JPN)
,
TAKAMATSU Yuzo
(Ehime Univ., Matsuyama-shi, JPN)
資料名:
IEICE Transactions on Information and Systems (Institute of Electronics, Information and Communication Engineers)
(IEICE Transactions on Information and Systems (Institute of Electronics, Information and Communication Engineers))
巻:
E91-D
号:
3
ページ:
690-699
発行年:
2008年03月01日
JST資料番号:
L1371A
ISSN:
0916-8532
資料種別:
逐次刊行物 (A)
記事区分:
原著論文
発行国:
日本 (JPN)
言語:
英語 (EN)