文献
J-GLOBAL ID:200902273010420057
整理番号:07A0774815
多重レベルNOR及びNANDフラッシュメモリのためのオンチップ誤差補正システムの設計
Design of on-chip error correction systems for multilevel NOR and NAND flash memories
著者 (4件):
SUN F.
(Rensselaer Polytechnic Inst., NY, USA)
,
DEVARAJAN S.
(Rensselaer Polytechnic Inst., NY, USA)
,
ROSE K.
(Rensselaer Polytechnic Inst., NY, USA)
,
ZHANG T.
(Rensselaer Polytechnic Inst., NY, USA)
資料名:
IET Circuits, Devices & Systems
(IET Circuits, Devices & Systems)
巻:
1
号:
3
ページ:
241-249
発行年:
2007年06月
JST資料番号:
A0160C
ISSN:
1751-858X
資料種別:
逐次刊行物 (A)
記事区分:
原著論文
発行国:
イギリス (GBR)
言語:
英語 (EN)