文献
J-GLOBAL ID:200902296223773018
整理番号:06A0246773
真性ドープされた母体とゲート仕事関数エンジニアリングを用いることによるデカナノメータサラウンディングゲートトランジスタ(SGT)のスケーラビリティ
Decananometer Surrounding Gate Transistor (SGT) Scalability by Using an Intrinsically-Doped Body and Gate Work Function Engineering
著者 (5件):
YAMAMOTO Yasue
(Matsushita Electric Industrial Co., Ltd., Kyoto-shi, JPN)
,
HIDAKA Takeshi
(Tohoku Univ., Sendai-shi, JPN)
,
NAKAMURA Hiroki
(Tohoku Univ., Sendai-shi, JPN)
,
SAKURABA Hiroshi
(Tohoku Univ., Sendai-shi, JPN)
,
MASUOKA Fujio
(Tohoku Univ., Sendai-shi, JPN)
資料名:
IEICE Transactions on Electronics (Institute of Electronics, Information and Communication Engineers)
(IEICE Transactions on Electronics (Institute of Electronics, Information and Communication Engineers))
巻:
E89-C
号:
4
ページ:
560-567
発行年:
2006年04月01日
JST資料番号:
L1370A
ISSN:
0916-8524
資料種別:
逐次刊行物 (A)
記事区分:
原著論文
発行国:
日本 (JPN)
言語:
英語 (EN)